tests: Removing 10.mcf tests
10.mcf depends upon the proprietary SPEC benchmarks. It has been decided that tests which rely on them should be removed. Change-Id: If7ce915072643294bb4eb683ca1647d1022ee352 Reviewed-on: https://gem5-review.googlesource.com/c/public/gem5/+/24325 Reviewed-by: Jason Lowe-Power <jason@lowepower.com> Maintainer: Jason Lowe-Power <jason@lowepower.com> Tested-by: kokoro <noreply+kokoro@google.com>
This commit is contained in:
Bobby R. Bruce
@@ -1,330 +0,0 @@
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[root]
|
||||
type=Root
|
||||
children=system
|
||||
eventq_index=0
|
||||
full_system=false
|
||||
sim_quantum=0
|
||||
time_sync_enable=false
|
||||
time_sync_period=100000000000
|
||||
time_sync_spin_threshold=100000000
|
||||
|
||||
[system]
|
||||
type=System
|
||||
children=clk_domain cpu cpu_clk_domain dvfs_handler membus physmem voltage_domain
|
||||
boot_osflags=a
|
||||
cache_line_size=64
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
exit_on_work_items=false
|
||||
init_param=0
|
||||
kernel=
|
||||
kernel_addr_check=true
|
||||
load_addr_mask=1099511627775
|
||||
load_offset=0
|
||||
mem_mode=atomic
|
||||
mem_ranges=
|
||||
memories=system.physmem
|
||||
mmap_using_noreserve=false
|
||||
multi_thread=false
|
||||
num_work_ids=16
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
readfile=
|
||||
symbolfile=
|
||||
thermal_components=
|
||||
thermal_model=Null
|
||||
work_begin_ckpt_count=0
|
||||
work_begin_cpu_id_exit=-1
|
||||
work_begin_exit_count=0
|
||||
work_cpus_ckpt_count=0
|
||||
work_end_ckpt_count=0
|
||||
work_end_exit_count=0
|
||||
work_item_id=-1
|
||||
system_port=system.membus.slave[0]
|
||||
|
||||
[system.clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=1000
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.cpu]
|
||||
type=AtomicSimpleCPU
|
||||
children=dstage2_mmu dtb interrupts isa istage2_mmu itb tracer workload
|
||||
branchPred=Null
|
||||
checker=Null
|
||||
clk_domain=system.cpu_clk_domain
|
||||
cpu_id=0
|
||||
default_p_state=UNDEFINED
|
||||
do_checkpoint_insts=true
|
||||
do_quiesce=true
|
||||
do_statistics_insts=true
|
||||
dstage2_mmu=system.cpu.dstage2_mmu
|
||||
dtb=system.cpu.dtb
|
||||
eventq_index=0
|
||||
fastmem=false
|
||||
function_trace=false
|
||||
function_trace_start=0
|
||||
interrupts=system.cpu.interrupts
|
||||
isa=system.cpu.isa
|
||||
istage2_mmu=system.cpu.istage2_mmu
|
||||
itb=system.cpu.itb
|
||||
max_insts_all_threads=0
|
||||
max_insts_any_thread=0
|
||||
max_loads_all_threads=0
|
||||
max_loads_any_thread=0
|
||||
numThreads=1
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
profile=0
|
||||
progress_interval=0
|
||||
simpoint_start_insts=
|
||||
simulate_data_stalls=false
|
||||
simulate_inst_stalls=false
|
||||
socket_id=0
|
||||
switched_out=false
|
||||
syscallRetryLatency=10000
|
||||
system=system
|
||||
tracer=system.cpu.tracer
|
||||
width=1
|
||||
workload=system.cpu.workload
|
||||
dcache_port=system.membus.slave[2]
|
||||
icache_port=system.membus.slave[1]
|
||||
|
||||
[system.cpu.dstage2_mmu]
|
||||
type=ArmStage2MMU
|
||||
children=stage2_tlb
|
||||
eventq_index=0
|
||||
stage2_tlb=system.cpu.dstage2_mmu.stage2_tlb
|
||||
sys=system
|
||||
tlb=system.cpu.dtb
|
||||
|
||||
[system.cpu.dstage2_mmu.stage2_tlb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
size=32
|
||||
walker=system.cpu.dstage2_mmu.stage2_tlb.walker
|
||||
|
||||
[system.cpu.dstage2_mmu.stage2_tlb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
|
||||
[system.cpu.dtb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
size=64
|
||||
walker=system.cpu.dtb.walker
|
||||
|
||||
[system.cpu.dtb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
port=system.membus.slave[4]
|
||||
|
||||
[system.cpu.interrupts]
|
||||
type=ArmInterrupts
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.isa]
|
||||
type=ArmISA
|
||||
decoderFlavour=Generic
|
||||
eventq_index=0
|
||||
fpsid=1090793632
|
||||
id_aa64afr0_el1=0
|
||||
id_aa64afr1_el1=0
|
||||
id_aa64dfr0_el1=1052678
|
||||
id_aa64dfr1_el1=0
|
||||
id_aa64isar0_el1=0
|
||||
id_aa64isar1_el1=0
|
||||
id_aa64mmfr0_el1=15728642
|
||||
id_aa64mmfr1_el1=0
|
||||
id_isar0=34607377
|
||||
id_isar1=34677009
|
||||
id_isar2=555950401
|
||||
id_isar3=17899825
|
||||
id_isar4=268501314
|
||||
id_isar5=0
|
||||
id_mmfr0=270536963
|
||||
id_mmfr1=0
|
||||
id_mmfr2=19070976
|
||||
id_mmfr3=34611729
|
||||
midr=1091551472
|
||||
pmu=Null
|
||||
system=system
|
||||
|
||||
[system.cpu.istage2_mmu]
|
||||
type=ArmStage2MMU
|
||||
children=stage2_tlb
|
||||
eventq_index=0
|
||||
stage2_tlb=system.cpu.istage2_mmu.stage2_tlb
|
||||
sys=system
|
||||
tlb=system.cpu.itb
|
||||
|
||||
[system.cpu.istage2_mmu.stage2_tlb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
size=32
|
||||
walker=system.cpu.istage2_mmu.stage2_tlb.walker
|
||||
|
||||
[system.cpu.istage2_mmu.stage2_tlb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
|
||||
[system.cpu.itb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
size=64
|
||||
walker=system.cpu.itb.walker
|
||||
|
||||
[system.cpu.itb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
port=system.membus.slave[3]
|
||||
|
||||
[system.cpu.tracer]
|
||||
type=ExeTracer
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.workload]
|
||||
type=Process
|
||||
cmd=mcf mcf.in
|
||||
cwd=build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-atomic
|
||||
drivers=
|
||||
egid=100
|
||||
env=
|
||||
errout=cerr
|
||||
euid=100
|
||||
eventq_index=0
|
||||
executable=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/binaries/arm/linux/mcf
|
||||
gid=100
|
||||
input=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/data/mcf/smred/input/mcf.in
|
||||
kvmInSE=false
|
||||
maxStackSize=67108864
|
||||
output=cout
|
||||
pgid=100
|
||||
pid=100
|
||||
ppid=0
|
||||
simpoint=55300000000
|
||||
system=system
|
||||
uid=100
|
||||
useArchPT=false
|
||||
|
||||
[system.cpu_clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=500
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.dvfs_handler]
|
||||
type=DVFSHandler
|
||||
domains=
|
||||
enable=false
|
||||
eventq_index=0
|
||||
sys_clk_domain=system.clk_domain
|
||||
transition_latency=100000000
|
||||
|
||||
[system.membus]
|
||||
type=CoherentXBar
|
||||
children=snoop_filter
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
forward_latency=4
|
||||
frontend_latency=3
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
point_of_coherency=true
|
||||
power_model=Null
|
||||
response_latency=2
|
||||
snoop_filter=system.membus.snoop_filter
|
||||
snoop_response_latency=4
|
||||
system=system
|
||||
use_default_range=false
|
||||
width=16
|
||||
master=system.physmem.port
|
||||
slave=system.system_port system.cpu.icache_port system.cpu.dcache_port system.cpu.itb.walker.port system.cpu.dtb.walker.port
|
||||
|
||||
[system.membus.snoop_filter]
|
||||
type=SnoopFilter
|
||||
eventq_index=0
|
||||
lookup_latency=1
|
||||
max_capacity=8388608
|
||||
system=system
|
||||
|
||||
[system.physmem]
|
||||
type=SimpleMemory
|
||||
bandwidth=73.000000
|
||||
clk_domain=system.clk_domain
|
||||
conf_table_reported=true
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
in_addr_map=true
|
||||
kvm_map=true
|
||||
latency=30000
|
||||
latency_var=0
|
||||
null=false
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
range=0:268435455:0:0:0:0
|
||||
port=system.membus.master[0]
|
||||
|
||||
[system.voltage_domain]
|
||||
type=VoltageDomain
|
||||
eventq_index=0
|
||||
voltage=1.000000
|
||||
|
||||
@@ -1,999 +0,0 @@
|
||||
()
|
||||
500
|
||||
()
|
||||
499
|
||||
()
|
||||
498
|
||||
()
|
||||
496
|
||||
()
|
||||
495
|
||||
()
|
||||
494
|
||||
()
|
||||
493
|
||||
()
|
||||
492
|
||||
()
|
||||
491
|
||||
()
|
||||
490
|
||||
()
|
||||
489
|
||||
()
|
||||
488
|
||||
()
|
||||
487
|
||||
()
|
||||
486
|
||||
()
|
||||
484
|
||||
()
|
||||
482
|
||||
()
|
||||
481
|
||||
()
|
||||
480
|
||||
()
|
||||
479
|
||||
()
|
||||
478
|
||||
()
|
||||
477
|
||||
()
|
||||
476
|
||||
()
|
||||
475
|
||||
()
|
||||
474
|
||||
()
|
||||
473
|
||||
()
|
||||
472
|
||||
()
|
||||
471
|
||||
()
|
||||
469
|
||||
()
|
||||
468
|
||||
()
|
||||
467
|
||||
()
|
||||
466
|
||||
()
|
||||
465
|
||||
()
|
||||
464
|
||||
()
|
||||
463
|
||||
()
|
||||
462
|
||||
()
|
||||
461
|
||||
()
|
||||
460
|
||||
()
|
||||
459
|
||||
()
|
||||
458
|
||||
()
|
||||
457
|
||||
()
|
||||
455
|
||||
()
|
||||
454
|
||||
()
|
||||
452
|
||||
()
|
||||
451
|
||||
()
|
||||
450
|
||||
()
|
||||
449
|
||||
()
|
||||
448
|
||||
()
|
||||
446
|
||||
()
|
||||
445
|
||||
()
|
||||
444
|
||||
()
|
||||
443
|
||||
()
|
||||
442
|
||||
()
|
||||
440
|
||||
()
|
||||
439
|
||||
()
|
||||
438
|
||||
()
|
||||
436
|
||||
()
|
||||
435
|
||||
()
|
||||
433
|
||||
()
|
||||
432
|
||||
()
|
||||
431
|
||||
()
|
||||
428
|
||||
()
|
||||
427
|
||||
()
|
||||
425
|
||||
()
|
||||
424
|
||||
()
|
||||
423
|
||||
()
|
||||
420
|
||||
()
|
||||
419
|
||||
()
|
||||
416
|
||||
()
|
||||
414
|
||||
()
|
||||
413
|
||||
()
|
||||
412
|
||||
()
|
||||
407
|
||||
()
|
||||
406
|
||||
()
|
||||
405
|
||||
()
|
||||
404
|
||||
()
|
||||
403
|
||||
()
|
||||
402
|
||||
()
|
||||
401
|
||||
()
|
||||
400
|
||||
()
|
||||
399
|
||||
()
|
||||
398
|
||||
()
|
||||
396
|
||||
()
|
||||
395
|
||||
()
|
||||
393
|
||||
()
|
||||
392
|
||||
()
|
||||
390
|
||||
()
|
||||
389
|
||||
()
|
||||
388
|
||||
()
|
||||
387
|
||||
()
|
||||
386
|
||||
()
|
||||
385
|
||||
()
|
||||
384
|
||||
()
|
||||
383
|
||||
()
|
||||
382
|
||||
()
|
||||
381
|
||||
()
|
||||
380
|
||||
()
|
||||
379
|
||||
()
|
||||
377
|
||||
()
|
||||
375
|
||||
()
|
||||
374
|
||||
()
|
||||
373
|
||||
()
|
||||
372
|
||||
()
|
||||
371
|
||||
()
|
||||
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||||
()
|
||||
15
|
||||
***
|
||||
71
|
||||
()
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||||
14
|
||||
***
|
||||
75
|
||||
()
|
||||
13
|
||||
***
|
||||
322
|
||||
()
|
||||
12
|
||||
***
|
||||
77
|
||||
()
|
||||
11
|
||||
***
|
||||
283
|
||||
()
|
||||
10
|
||||
***
|
||||
79
|
||||
()
|
||||
9
|
||||
***
|
||||
145
|
||||
***
|
||||
150
|
||||
()
|
||||
8
|
||||
***
|
||||
67
|
||||
()
|
||||
7
|
||||
***
|
||||
60
|
||||
***
|
||||
231
|
||||
()
|
||||
6
|
||||
***
|
||||
56
|
||||
***
|
||||
234
|
||||
()
|
||||
5
|
||||
***
|
||||
164
|
||||
***
|
||||
202
|
||||
()
|
||||
4
|
||||
***
|
||||
53
|
||||
()
|
||||
3
|
||||
***
|
||||
130
|
||||
***
|
||||
185
|
||||
***
|
||||
200
|
||||
()
|
||||
2
|
||||
***
|
||||
205
|
||||
()
|
||||
1
|
||||
***
|
||||
39
|
||||
***
|
||||
95
|
||||
@@ -1,3 +0,0 @@
|
||||
warn: Sockets disabled, not accepting gdb connections
|
||||
warn: ClockedObject: More than one power state change request encountered within the same simulation tick
|
||||
info: Entering event queue @ 0. Starting simulation...
|
||||
@@ -1,28 +0,0 @@
|
||||
Redirecting stdout to build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-atomic/simout
|
||||
Redirecting stderr to build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-atomic/simerr
|
||||
gem5 Simulator System. http://gem5.org
|
||||
gem5 is copyrighted software; use the --copyright option for details.
|
||||
|
||||
gem5 compiled Apr 3 2017 17:55:48
|
||||
gem5 started Apr 3 2017 17:56:13
|
||||
gem5 executing on gabeblack-desktop.mtv.corp.google.com, pid 54233
|
||||
command line: /usr/local/google/home/gabeblack/gem5/gem5-public/build/ARM/gem5.opt -d build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-atomic --stats-file 'text://stats.txt?desc=False' -re /usr/local/google/home/gabeblack/gem5/gem5-public/tests/testing/../run.py quick/se/10.mcf/arm/linux/simple-atomic
|
||||
|
||||
Global frequency set at 1000000000000 ticks per second
|
||||
|
||||
MCF SPEC version 1.6.I
|
||||
by Andreas Loebel
|
||||
Copyright (c) 1998,1999 ZIB Berlin
|
||||
All Rights Reserved.
|
||||
|
||||
nodes : 500
|
||||
active arcs : 1905
|
||||
simplex iterations : 1502
|
||||
flow value : 4990014995
|
||||
new implicit arcs : 23867
|
||||
active arcs : 25772
|
||||
simplex iterations : 2663
|
||||
flow value : 3080014995
|
||||
checksum : 68389
|
||||
optimal
|
||||
Exiting @ tick 54141000500 because exiting with last active thread context
|
||||
@@ -1,262 +0,0 @@
|
||||
|
||||
---------- Begin Simulation Statistics ----------
|
||||
sim_seconds 0.054141
|
||||
sim_ticks 54141000500
|
||||
final_tick 54141000500
|
||||
sim_freq 1000000000000
|
||||
host_inst_rate 903691
|
||||
host_op_rate 908191
|
||||
host_tick_rate 540015581
|
||||
host_mem_usage 404604
|
||||
host_seconds 100.26
|
||||
sim_insts 90602408
|
||||
sim_ops 91053639
|
||||
system.voltage_domain.voltage 1
|
||||
system.clk_domain.clock 1000
|
||||
system.physmem.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.physmem.bytes_read::cpu.inst 431323084
|
||||
system.physmem.bytes_read::cpu.data 90016598
|
||||
system.physmem.bytes_read::total 521339682
|
||||
system.physmem.bytes_inst_read::cpu.inst 431323084
|
||||
system.physmem.bytes_inst_read::total 431323084
|
||||
system.physmem.bytes_written::cpu.data 18908138
|
||||
system.physmem.bytes_written::total 18908138
|
||||
system.physmem.num_reads::cpu.inst 107830771
|
||||
system.physmem.num_reads::cpu.data 22461532
|
||||
system.physmem.num_reads::total 130292303
|
||||
system.physmem.num_writes::cpu.data 4738868
|
||||
system.physmem.num_writes::total 4738868
|
||||
system.physmem.bw_read::cpu.inst 7966662604
|
||||
system.physmem.bw_read::cpu.data 1662632703
|
||||
system.physmem.bw_read::total 9629295306
|
||||
system.physmem.bw_inst_read::cpu.inst 7966662604
|
||||
system.physmem.bw_inst_read::total 7966662604
|
||||
system.physmem.bw_write::cpu.data 349238799
|
||||
system.physmem.bw_write::total 349238799
|
||||
system.physmem.bw_total::cpu.inst 7966662604
|
||||
system.physmem.bw_total::cpu.data 2011871502
|
||||
system.physmem.bw_total::total 9978534106
|
||||
system.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.cpu_clk_domain.clock 500
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walks 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin_Requested::Data 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin_Requested::Inst 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin_Requested::total 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin_Completed::Data 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin_Completed::Inst 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin_Completed::total 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.walker.walkRequestOrigin::total 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.inst_hits 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.inst_misses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.read_hits 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.read_misses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.write_hits 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.write_misses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.flush_tlb 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.flush_tlb_mva 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.flush_tlb_mva_asid 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.flush_tlb_asid 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.flush_entries 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.align_faults 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.prefetch_faults 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.domain_faults 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.perms_faults 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.read_accesses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.write_accesses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.inst_accesses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.hits 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.misses 0
|
||||
system.cpu.dstage2_mmu.stage2_tlb.accesses 0
|
||||
system.cpu.dtb.walker.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.cpu.dtb.walker.walks 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin_Requested::Data 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin_Requested::Inst 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin_Requested::total 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin_Completed::Data 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin_Completed::Inst 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin_Completed::total 0
|
||||
system.cpu.dtb.walker.walkRequestOrigin::total 0
|
||||
system.cpu.dtb.inst_hits 0
|
||||
system.cpu.dtb.inst_misses 0
|
||||
system.cpu.dtb.read_hits 0
|
||||
system.cpu.dtb.read_misses 0
|
||||
system.cpu.dtb.write_hits 0
|
||||
system.cpu.dtb.write_misses 0
|
||||
system.cpu.dtb.flush_tlb 0
|
||||
system.cpu.dtb.flush_tlb_mva 0
|
||||
system.cpu.dtb.flush_tlb_mva_asid 0
|
||||
system.cpu.dtb.flush_tlb_asid 0
|
||||
system.cpu.dtb.flush_entries 0
|
||||
system.cpu.dtb.align_faults 0
|
||||
system.cpu.dtb.prefetch_faults 0
|
||||
system.cpu.dtb.domain_faults 0
|
||||
system.cpu.dtb.perms_faults 0
|
||||
system.cpu.dtb.read_accesses 0
|
||||
system.cpu.dtb.write_accesses 0
|
||||
system.cpu.dtb.inst_accesses 0
|
||||
system.cpu.dtb.hits 0
|
||||
system.cpu.dtb.misses 0
|
||||
system.cpu.dtb.accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walks 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin_Requested::Data 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin_Requested::Inst 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin_Requested::total 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin_Completed::Data 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin_Completed::Inst 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin_Completed::total 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin::total 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.inst_hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.inst_misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.read_hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.read_misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.write_hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.write_misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb_mva 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb_mva_asid 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb_asid 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_entries 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.align_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.prefetch_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.domain_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.perms_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.read_accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.write_accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.inst_accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.accesses 0
|
||||
system.cpu.itb.walker.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.cpu.itb.walker.walks 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Requested::Data 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Requested::Inst 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Requested::total 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Completed::Data 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Completed::Inst 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Completed::total 0
|
||||
system.cpu.itb.walker.walkRequestOrigin::total 0
|
||||
system.cpu.itb.inst_hits 0
|
||||
system.cpu.itb.inst_misses 0
|
||||
system.cpu.itb.read_hits 0
|
||||
system.cpu.itb.read_misses 0
|
||||
system.cpu.itb.write_hits 0
|
||||
system.cpu.itb.write_misses 0
|
||||
system.cpu.itb.flush_tlb 0
|
||||
system.cpu.itb.flush_tlb_mva 0
|
||||
system.cpu.itb.flush_tlb_mva_asid 0
|
||||
system.cpu.itb.flush_tlb_asid 0
|
||||
system.cpu.itb.flush_entries 0
|
||||
system.cpu.itb.align_faults 0
|
||||
system.cpu.itb.prefetch_faults 0
|
||||
system.cpu.itb.domain_faults 0
|
||||
system.cpu.itb.perms_faults 0
|
||||
system.cpu.itb.read_accesses 0
|
||||
system.cpu.itb.write_accesses 0
|
||||
system.cpu.itb.inst_accesses 0
|
||||
system.cpu.itb.hits 0
|
||||
system.cpu.itb.misses 0
|
||||
system.cpu.itb.accesses 0
|
||||
system.cpu.workload.numSyscalls 442
|
||||
system.cpu.pwrStateResidencyTicks::ON 54141000500
|
||||
system.cpu.numCycles 108282002
|
||||
system.cpu.numWorkItemsStarted 0
|
||||
system.cpu.numWorkItemsCompleted 0
|
||||
system.cpu.committedInsts 90602408
|
||||
system.cpu.committedOps 91053639
|
||||
system.cpu.num_int_alu_accesses 72326352
|
||||
system.cpu.num_fp_alu_accesses 48
|
||||
system.cpu.num_func_calls 112245
|
||||
system.cpu.num_conditional_control_insts 15520157
|
||||
system.cpu.num_int_insts 72326352
|
||||
system.cpu.num_fp_insts 48
|
||||
system.cpu.num_int_register_reads 124257600
|
||||
system.cpu.num_int_register_writes 52782988
|
||||
system.cpu.num_fp_register_reads 54
|
||||
system.cpu.num_fp_register_writes 30
|
||||
system.cpu.num_cc_register_reads 271814243
|
||||
system.cpu.num_cc_register_writes 53956115
|
||||
system.cpu.num_mem_refs 27220755
|
||||
system.cpu.num_load_insts 22475911
|
||||
system.cpu.num_store_insts 4744844
|
||||
system.cpu.num_idle_cycles 0
|
||||
system.cpu.num_busy_cycles 108282002
|
||||
system.cpu.not_idle_fraction 1
|
||||
system.cpu.idle_fraction 0
|
||||
system.cpu.Branches 18732305
|
||||
system.cpu.op_class::No_OpClass 0 0.00% 0.00%
|
||||
system.cpu.op_class::IntAlu 63822829 70.09% 70.09%
|
||||
system.cpu.op_class::IntMult 10474 0.01% 70.10%
|
||||
system.cpu.op_class::IntDiv 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatAdd 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatCmp 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatCvt 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatMult 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatMultAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatDiv 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatMisc 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatSqrt 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdAdd 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdAddAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdAlu 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdCmp 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdCvt 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdMisc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdMult 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdMultAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdShift 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdShiftAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdSqrt 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatAdd 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatAlu 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatCmp 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatCvt 6 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatDiv 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatMisc 15 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatMult 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatMultAcc 2 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatSqrt 0 0.00% 70.10%
|
||||
system.cpu.op_class::MemRead 22475905 24.68% 94.79%
|
||||
system.cpu.op_class::MemWrite 4744822 5.21% 100.00%
|
||||
system.cpu.op_class::FloatMemRead 6 0.00% 100.00%
|
||||
system.cpu.op_class::FloatMemWrite 22 0.00% 100.00%
|
||||
system.cpu.op_class::IprAccess 0 0.00% 100.00%
|
||||
system.cpu.op_class::InstPrefetch 0 0.00% 100.00%
|
||||
system.cpu.op_class::total 91054081
|
||||
system.membus.snoop_filter.tot_requests 0
|
||||
system.membus.snoop_filter.hit_single_requests 0
|
||||
system.membus.snoop_filter.hit_multi_requests 0
|
||||
system.membus.snoop_filter.tot_snoops 0
|
||||
system.membus.snoop_filter.hit_single_snoops 0
|
||||
system.membus.snoop_filter.hit_multi_snoops 0
|
||||
system.membus.pwrStateResidencyTicks::UNDEFINED 54141000500
|
||||
system.membus.trans_dist::ReadReq 130287906
|
||||
system.membus.trans_dist::ReadResp 130291793
|
||||
system.membus.trans_dist::WriteReq 4734981
|
||||
system.membus.trans_dist::WriteResp 4734981
|
||||
system.membus.trans_dist::SoftPFReq 510
|
||||
system.membus.trans_dist::SoftPFResp 510
|
||||
system.membus.trans_dist::LoadLockedReq 3887
|
||||
system.membus.trans_dist::StoreCondReq 3887
|
||||
system.membus.trans_dist::StoreCondResp 3887
|
||||
system.membus.pkt_count_system.cpu.icache_port::system.physmem.port 215661542
|
||||
system.membus.pkt_count_system.cpu.dcache_port::system.physmem.port 54400800
|
||||
system.membus.pkt_count::total 270062342
|
||||
system.membus.pkt_size_system.cpu.icache_port::system.physmem.port 431323084
|
||||
system.membus.pkt_size_system.cpu.dcache_port::system.physmem.port 108924736
|
||||
system.membus.pkt_size::total 540247820
|
||||
system.membus.snoops 0
|
||||
system.membus.snoopTraffic 0
|
||||
system.membus.snoop_fanout::samples 135031171
|
||||
system.membus.snoop_fanout::mean 0
|
||||
system.membus.snoop_fanout::stdev 0
|
||||
system.membus.snoop_fanout::underflows 0 0.00% 0.00%
|
||||
system.membus.snoop_fanout::0 135031171 100.00% 100.00%
|
||||
system.membus.snoop_fanout::1 0 0.00% 100.00%
|
||||
system.membus.snoop_fanout::overflows 0 0.00% 100.00%
|
||||
system.membus.snoop_fanout::min_value 0
|
||||
system.membus.snoop_fanout::max_value 0
|
||||
system.membus.snoop_fanout::total 135031171
|
||||
|
||||
---------- End Simulation Statistics ----------
|
||||
@@ -1,499 +0,0 @@
|
||||
[root]
|
||||
type=Root
|
||||
children=system
|
||||
eventq_index=0
|
||||
full_system=false
|
||||
sim_quantum=0
|
||||
time_sync_enable=false
|
||||
time_sync_period=100000000000
|
||||
time_sync_spin_threshold=100000000
|
||||
|
||||
[system]
|
||||
type=System
|
||||
children=clk_domain cpu cpu_clk_domain dvfs_handler membus physmem voltage_domain
|
||||
boot_osflags=a
|
||||
cache_line_size=64
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
exit_on_work_items=false
|
||||
init_param=0
|
||||
kernel=
|
||||
kernel_addr_check=true
|
||||
load_addr_mask=1099511627775
|
||||
load_offset=0
|
||||
mem_mode=timing
|
||||
mem_ranges=
|
||||
memories=system.physmem
|
||||
mmap_using_noreserve=false
|
||||
multi_thread=false
|
||||
num_work_ids=16
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
readfile=
|
||||
symbolfile=
|
||||
thermal_components=
|
||||
thermal_model=Null
|
||||
work_begin_ckpt_count=0
|
||||
work_begin_cpu_id_exit=-1
|
||||
work_begin_exit_count=0
|
||||
work_cpus_ckpt_count=0
|
||||
work_end_ckpt_count=0
|
||||
work_end_exit_count=0
|
||||
work_item_id=-1
|
||||
system_port=system.membus.slave[0]
|
||||
|
||||
[system.clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=1000
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.cpu]
|
||||
type=TimingSimpleCPU
|
||||
children=dcache dstage2_mmu dtb icache interrupts isa istage2_mmu itb l2cache toL2Bus tracer workload
|
||||
branchPred=Null
|
||||
checker=Null
|
||||
clk_domain=system.cpu_clk_domain
|
||||
cpu_id=0
|
||||
default_p_state=UNDEFINED
|
||||
do_checkpoint_insts=true
|
||||
do_quiesce=true
|
||||
do_statistics_insts=true
|
||||
dstage2_mmu=system.cpu.dstage2_mmu
|
||||
dtb=system.cpu.dtb
|
||||
eventq_index=0
|
||||
function_trace=false
|
||||
function_trace_start=0
|
||||
interrupts=system.cpu.interrupts
|
||||
isa=system.cpu.isa
|
||||
istage2_mmu=system.cpu.istage2_mmu
|
||||
itb=system.cpu.itb
|
||||
max_insts_all_threads=0
|
||||
max_insts_any_thread=0
|
||||
max_loads_all_threads=0
|
||||
max_loads_any_thread=0
|
||||
numThreads=1
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
profile=0
|
||||
progress_interval=0
|
||||
simpoint_start_insts=
|
||||
socket_id=0
|
||||
switched_out=false
|
||||
syscallRetryLatency=10000
|
||||
system=system
|
||||
tracer=system.cpu.tracer
|
||||
workload=system.cpu.workload
|
||||
dcache_port=system.cpu.dcache.cpu_side
|
||||
icache_port=system.cpu.icache.cpu_side
|
||||
|
||||
[system.cpu.dcache]
|
||||
type=Cache
|
||||
children=tags
|
||||
addr_ranges=0:18446744073709551615:0:0:0:0
|
||||
assoc=2
|
||||
clk_domain=system.cpu_clk_domain
|
||||
clusivity=mostly_incl
|
||||
data_latency=2
|
||||
default_p_state=UNDEFINED
|
||||
demand_mshr_reserve=1
|
||||
eventq_index=0
|
||||
is_read_only=false
|
||||
max_miss_count=0
|
||||
mshrs=4
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
prefetch_on_access=false
|
||||
prefetcher=Null
|
||||
response_latency=2
|
||||
sequential_access=false
|
||||
size=262144
|
||||
system=system
|
||||
tag_latency=2
|
||||
tags=system.cpu.dcache.tags
|
||||
tgts_per_mshr=20
|
||||
write_buffers=8
|
||||
writeback_clean=false
|
||||
cpu_side=system.cpu.dcache_port
|
||||
mem_side=system.cpu.toL2Bus.slave[1]
|
||||
|
||||
[system.cpu.dcache.tags]
|
||||
type=LRU
|
||||
assoc=2
|
||||
block_size=64
|
||||
clk_domain=system.cpu_clk_domain
|
||||
data_latency=2
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sequential_access=false
|
||||
size=262144
|
||||
tag_latency=2
|
||||
|
||||
[system.cpu.dstage2_mmu]
|
||||
type=ArmStage2MMU
|
||||
children=stage2_tlb
|
||||
eventq_index=0
|
||||
stage2_tlb=system.cpu.dstage2_mmu.stage2_tlb
|
||||
sys=system
|
||||
tlb=system.cpu.dtb
|
||||
|
||||
[system.cpu.dstage2_mmu.stage2_tlb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
size=32
|
||||
walker=system.cpu.dstage2_mmu.stage2_tlb.walker
|
||||
|
||||
[system.cpu.dstage2_mmu.stage2_tlb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
|
||||
[system.cpu.dtb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
size=64
|
||||
walker=system.cpu.dtb.walker
|
||||
|
||||
[system.cpu.dtb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
port=system.cpu.toL2Bus.slave[3]
|
||||
|
||||
[system.cpu.icache]
|
||||
type=Cache
|
||||
children=tags
|
||||
addr_ranges=0:18446744073709551615:0:0:0:0
|
||||
assoc=2
|
||||
clk_domain=system.cpu_clk_domain
|
||||
clusivity=mostly_incl
|
||||
data_latency=2
|
||||
default_p_state=UNDEFINED
|
||||
demand_mshr_reserve=1
|
||||
eventq_index=0
|
||||
is_read_only=true
|
||||
max_miss_count=0
|
||||
mshrs=4
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
prefetch_on_access=false
|
||||
prefetcher=Null
|
||||
response_latency=2
|
||||
sequential_access=false
|
||||
size=131072
|
||||
system=system
|
||||
tag_latency=2
|
||||
tags=system.cpu.icache.tags
|
||||
tgts_per_mshr=20
|
||||
write_buffers=8
|
||||
writeback_clean=true
|
||||
cpu_side=system.cpu.icache_port
|
||||
mem_side=system.cpu.toL2Bus.slave[0]
|
||||
|
||||
[system.cpu.icache.tags]
|
||||
type=LRU
|
||||
assoc=2
|
||||
block_size=64
|
||||
clk_domain=system.cpu_clk_domain
|
||||
data_latency=2
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sequential_access=false
|
||||
size=131072
|
||||
tag_latency=2
|
||||
|
||||
[system.cpu.interrupts]
|
||||
type=ArmInterrupts
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.isa]
|
||||
type=ArmISA
|
||||
decoderFlavour=Generic
|
||||
eventq_index=0
|
||||
fpsid=1090793632
|
||||
id_aa64afr0_el1=0
|
||||
id_aa64afr1_el1=0
|
||||
id_aa64dfr0_el1=1052678
|
||||
id_aa64dfr1_el1=0
|
||||
id_aa64isar0_el1=0
|
||||
id_aa64isar1_el1=0
|
||||
id_aa64mmfr0_el1=15728642
|
||||
id_aa64mmfr1_el1=0
|
||||
id_isar0=34607377
|
||||
id_isar1=34677009
|
||||
id_isar2=555950401
|
||||
id_isar3=17899825
|
||||
id_isar4=268501314
|
||||
id_isar5=0
|
||||
id_mmfr0=270536963
|
||||
id_mmfr1=0
|
||||
id_mmfr2=19070976
|
||||
id_mmfr3=34611729
|
||||
midr=1091551472
|
||||
pmu=Null
|
||||
system=system
|
||||
|
||||
[system.cpu.istage2_mmu]
|
||||
type=ArmStage2MMU
|
||||
children=stage2_tlb
|
||||
eventq_index=0
|
||||
stage2_tlb=system.cpu.istage2_mmu.stage2_tlb
|
||||
sys=system
|
||||
tlb=system.cpu.itb
|
||||
|
||||
[system.cpu.istage2_mmu.stage2_tlb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
size=32
|
||||
walker=system.cpu.istage2_mmu.stage2_tlb.walker
|
||||
|
||||
[system.cpu.istage2_mmu.stage2_tlb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=true
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
|
||||
[system.cpu.itb]
|
||||
type=ArmTLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
size=64
|
||||
walker=system.cpu.itb.walker
|
||||
|
||||
[system.cpu.itb.walker]
|
||||
type=ArmTableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
is_stage2=false
|
||||
num_squash_per_cycle=2
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sys=system
|
||||
port=system.cpu.toL2Bus.slave[2]
|
||||
|
||||
[system.cpu.l2cache]
|
||||
type=Cache
|
||||
children=tags
|
||||
addr_ranges=0:18446744073709551615:0:0:0:0
|
||||
assoc=8
|
||||
clk_domain=system.cpu_clk_domain
|
||||
clusivity=mostly_incl
|
||||
data_latency=20
|
||||
default_p_state=UNDEFINED
|
||||
demand_mshr_reserve=1
|
||||
eventq_index=0
|
||||
is_read_only=false
|
||||
max_miss_count=0
|
||||
mshrs=20
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
prefetch_on_access=false
|
||||
prefetcher=Null
|
||||
response_latency=20
|
||||
sequential_access=false
|
||||
size=2097152
|
||||
system=system
|
||||
tag_latency=20
|
||||
tags=system.cpu.l2cache.tags
|
||||
tgts_per_mshr=12
|
||||
write_buffers=8
|
||||
writeback_clean=false
|
||||
cpu_side=system.cpu.toL2Bus.master[0]
|
||||
mem_side=system.membus.slave[1]
|
||||
|
||||
[system.cpu.l2cache.tags]
|
||||
type=LRU
|
||||
assoc=8
|
||||
block_size=64
|
||||
clk_domain=system.cpu_clk_domain
|
||||
data_latency=20
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
sequential_access=false
|
||||
size=2097152
|
||||
tag_latency=20
|
||||
|
||||
[system.cpu.toL2Bus]
|
||||
type=CoherentXBar
|
||||
children=snoop_filter
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
forward_latency=0
|
||||
frontend_latency=1
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
point_of_coherency=false
|
||||
power_model=Null
|
||||
response_latency=1
|
||||
snoop_filter=system.cpu.toL2Bus.snoop_filter
|
||||
snoop_response_latency=1
|
||||
system=system
|
||||
use_default_range=false
|
||||
width=32
|
||||
master=system.cpu.l2cache.cpu_side
|
||||
slave=system.cpu.icache.mem_side system.cpu.dcache.mem_side system.cpu.itb.walker.port system.cpu.dtb.walker.port
|
||||
|
||||
[system.cpu.toL2Bus.snoop_filter]
|
||||
type=SnoopFilter
|
||||
eventq_index=0
|
||||
lookup_latency=0
|
||||
max_capacity=8388608
|
||||
system=system
|
||||
|
||||
[system.cpu.tracer]
|
||||
type=ExeTracer
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.workload]
|
||||
type=Process
|
||||
cmd=mcf mcf.in
|
||||
cwd=build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-timing
|
||||
drivers=
|
||||
egid=100
|
||||
env=
|
||||
errout=cerr
|
||||
euid=100
|
||||
eventq_index=0
|
||||
executable=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/binaries/arm/linux/mcf
|
||||
gid=100
|
||||
input=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/data/mcf/smred/input/mcf.in
|
||||
kvmInSE=false
|
||||
maxStackSize=67108864
|
||||
output=cout
|
||||
pgid=100
|
||||
pid=100
|
||||
ppid=0
|
||||
simpoint=55300000000
|
||||
system=system
|
||||
uid=100
|
||||
useArchPT=false
|
||||
|
||||
[system.cpu_clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=500
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.dvfs_handler]
|
||||
type=DVFSHandler
|
||||
domains=
|
||||
enable=false
|
||||
eventq_index=0
|
||||
sys_clk_domain=system.clk_domain
|
||||
transition_latency=100000000
|
||||
|
||||
[system.membus]
|
||||
type=CoherentXBar
|
||||
children=snoop_filter
|
||||
clk_domain=system.clk_domain
|
||||
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|
||||
eventq_index=0
|
||||
forward_latency=4
|
||||
frontend_latency=3
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
point_of_coherency=true
|
||||
power_model=Null
|
||||
response_latency=2
|
||||
snoop_filter=system.membus.snoop_filter
|
||||
snoop_response_latency=4
|
||||
system=system
|
||||
use_default_range=false
|
||||
width=16
|
||||
master=system.physmem.port
|
||||
slave=system.system_port system.cpu.l2cache.mem_side
|
||||
|
||||
[system.membus.snoop_filter]
|
||||
type=SnoopFilter
|
||||
eventq_index=0
|
||||
lookup_latency=1
|
||||
max_capacity=8388608
|
||||
system=system
|
||||
|
||||
[system.physmem]
|
||||
type=SimpleMemory
|
||||
bandwidth=73.000000
|
||||
clk_domain=system.clk_domain
|
||||
conf_table_reported=true
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
in_addr_map=true
|
||||
kvm_map=true
|
||||
latency=30000
|
||||
latency_var=0
|
||||
null=false
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
range=0:268435455:0:0:0:0
|
||||
port=system.membus.master[0]
|
||||
|
||||
[system.voltage_domain]
|
||||
type=VoltageDomain
|
||||
eventq_index=0
|
||||
voltage=1.000000
|
||||
|
||||
@@ -1,999 +0,0 @@
|
||||
()
|
||||
500
|
||||
()
|
||||
499
|
||||
()
|
||||
498
|
||||
()
|
||||
496
|
||||
()
|
||||
495
|
||||
()
|
||||
494
|
||||
()
|
||||
493
|
||||
()
|
||||
492
|
||||
()
|
||||
491
|
||||
()
|
||||
490
|
||||
()
|
||||
489
|
||||
()
|
||||
488
|
||||
()
|
||||
487
|
||||
()
|
||||
486
|
||||
()
|
||||
484
|
||||
()
|
||||
482
|
||||
()
|
||||
481
|
||||
()
|
||||
480
|
||||
()
|
||||
479
|
||||
()
|
||||
478
|
||||
()
|
||||
477
|
||||
()
|
||||
476
|
||||
()
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||||
475
|
||||
()
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474
|
||||
()
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473
|
||||
()
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472
|
||||
()
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471
|
||||
()
|
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469
|
||||
()
|
||||
468
|
||||
()
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||||
467
|
||||
()
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466
|
||||
()
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465
|
||||
()
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464
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||||
()
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463
|
||||
()
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462
|
||||
()
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461
|
||||
()
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460
|
||||
()
|
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459
|
||||
()
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458
|
||||
()
|
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457
|
||||
()
|
||||
455
|
||||
()
|
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454
|
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()
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452
|
||||
()
|
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451
|
||||
()
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450
|
||||
()
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449
|
||||
()
|
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448
|
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()
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446
|
||||
()
|
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445
|
||||
()
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444
|
||||
()
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443
|
||||
()
|
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442
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||||
()
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440
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||||
()
|
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439
|
||||
()
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438
|
||||
()
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436
|
||||
()
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435
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()
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433
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()
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432
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||||
()
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431
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||||
()
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428
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()
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427
|
||||
()
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425
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||||
()
|
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424
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||||
()
|
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423
|
||||
()
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420
|
||||
()
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419
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||||
()
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416
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()
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414
|
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()
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413
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()
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412
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()
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407
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()
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406
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()
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405
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()
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404
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||||
()
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403
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||||
()
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402
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||||
()
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401
|
||||
()
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400
|
||||
()
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399
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()
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398
|
||||
()
|
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396
|
||||
()
|
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395
|
||||
()
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393
|
||||
()
|
||||
392
|
||||
()
|
||||
390
|
||||
()
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389
|
||||
()
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388
|
||||
()
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||||
387
|
||||
()
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386
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||||
()
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385
|
||||
()
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384
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||||
()
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383
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||||
()
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382
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||||
()
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381
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||||
()
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380
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||||
()
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379
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||||
()
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377
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||||
()
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375
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||||
()
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374
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||||
()
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373
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||||
()
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372
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||||
()
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371
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||||
()
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370
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||||
()
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369
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||||
()
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368
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()
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366
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||||
()
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365
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||||
()
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364
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||||
()
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362
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||||
()
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361
|
||||
()
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360
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||||
()
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359
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||||
()
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358
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||||
()
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357
|
||||
()
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356
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||||
()
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355
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||||
()
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354
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||||
()
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352
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||||
()
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350
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||||
()
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347
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||||
()
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344
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||||
()
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342
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||||
()
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341
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||||
()
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340
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||||
()
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339
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()
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338
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()
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332
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()
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325
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()
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320
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***
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345
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()
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319
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***
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497
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||||
()
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318
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***
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349
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||||
()
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317
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***
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408
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()
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316
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***
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324
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()
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315
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***
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328
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||||
()
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314
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***
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335
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||||
()
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313
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***
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378
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||||
()
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312
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***
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426
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()
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311
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***
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411
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||||
()
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304
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***
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343
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||||
()
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303
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***
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417
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||||
()
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302
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***
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485
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||||
()
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301
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||||
***
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363
|
||||
()
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300
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***
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376
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||||
()
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299
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***
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333
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()
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292
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***
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337
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()
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291
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***
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409
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()
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290
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421
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()
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289
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437
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()
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288
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***
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430
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()
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287
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***
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348
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()
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286
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326
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()
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284
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()
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282
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308
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()
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279
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***
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297
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305
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()
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278
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()
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277
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307
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()
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276
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***
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296
|
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()
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273
|
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()
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271
|
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()
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265
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()
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246
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267
|
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()
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245
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***
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280
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()
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244
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391
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()
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243
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***
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330
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()
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242
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***
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456
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()
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241
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***
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346
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()
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240
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***
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483
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()
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239
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***
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260
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()
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238
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261
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()
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237
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***
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262
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294
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()
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236
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253
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()
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229
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397
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()
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228
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***
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298
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()
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227
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415
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()
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226
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***
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264
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()
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224
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232
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()
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222
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***
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233
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()
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217
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***
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250
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()
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211
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***
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331
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()
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210
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***
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394
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()
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209
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***
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410
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208
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321
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()
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207
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***
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327
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()
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206
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309
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199
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259
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()
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198
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***
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219
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()
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197
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220
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()
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195
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***
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()
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194
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193
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191
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***
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203
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190
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263
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189
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215
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230
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188
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***
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266
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295
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182
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181
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453
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418
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176
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422
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175
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***
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225
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255
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()
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174
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269
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()
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173
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***
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214
|
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()
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172
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***
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186
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()
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171
|
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***
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447
|
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()
|
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170
|
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***
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270
|
||||
***
|
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306
|
||||
()
|
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169
|
||||
***
|
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336
|
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()
|
||||
168
|
||||
***
|
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285
|
||||
()
|
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165
|
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***
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249
|
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()
|
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146
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***
|
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154
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()
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143
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()
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()
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()
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132
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213
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()
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131
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***
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()
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129
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()
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128
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153
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()
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127
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***
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()
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126
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***
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218
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()
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125
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***
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155
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()
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***
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157
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()
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123
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***
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152
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()
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116
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***
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163
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()
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115
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***
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133
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***
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204
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***
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248
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()
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114
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***
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192
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***
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212
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()
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113
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***
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268
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()
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112
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***
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367
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()
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111
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***
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272
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()
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110
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***
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434
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()
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109
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***
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323
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()
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108
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***
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281
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()
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107
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***
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144
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***
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148
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()
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106
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***
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275
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()
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105
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***
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196
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***
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254
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()
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104
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***
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138
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***
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161
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()
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103
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***
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310
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()
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102
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***
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223
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***
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252
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()
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80
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()
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70
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()
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69
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()
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68
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()
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66
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()
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64
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()
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62
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***
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256
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()
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61
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93
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()
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59
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120
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()
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58
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()
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57
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***
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183
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()
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55
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()
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54
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()
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52
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***
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147
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()
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51
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***
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118
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()
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50
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***
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83
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()
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49
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***
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98
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()
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48
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***
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99
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()
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47
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()
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46
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***
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184
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()
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45
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***
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121
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()
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44
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()
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43
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***
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88
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()
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42
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***
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122
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()
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41
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***
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91
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()
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40
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***
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96
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()
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38
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***
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100
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()
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37
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***
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149
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()
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36
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***
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74
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()
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35
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***
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258
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()
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34
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***
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151
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()
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33
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***
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85
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()
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32
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()
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31
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***
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94
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()
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30
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***
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97
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()
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29
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***
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90
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||||
()
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28
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||||
***
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89
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||||
()
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27
|
||||
***
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92
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()
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26
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***
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72
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***
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247
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||||
()
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25
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***
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86
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()
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24
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***
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82
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()
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23
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***
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87
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***
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117
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||||
()
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22
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||||
***
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76
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***
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119
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||||
()
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21
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***
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84
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()
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||||
20
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||||
***
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78
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()
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19
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||||
***
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73
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||||
()
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18
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||||
***
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81
|
||||
()
|
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17
|
||||
***
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65
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()
|
||||
16
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||||
***
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63
|
||||
***
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101
|
||||
()
|
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15
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||||
***
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71
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||||
()
|
||||
14
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||||
***
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75
|
||||
()
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13
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||||
***
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322
|
||||
()
|
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12
|
||||
***
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77
|
||||
()
|
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11
|
||||
***
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||||
283
|
||||
()
|
||||
10
|
||||
***
|
||||
79
|
||||
()
|
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9
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||||
***
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145
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||||
***
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150
|
||||
()
|
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8
|
||||
***
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67
|
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()
|
||||
7
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||||
***
|
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60
|
||||
***
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231
|
||||
()
|
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6
|
||||
***
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56
|
||||
***
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234
|
||||
()
|
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5
|
||||
***
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||||
164
|
||||
***
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||||
202
|
||||
()
|
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4
|
||||
***
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53
|
||||
()
|
||||
3
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||||
***
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130
|
||||
***
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||||
185
|
||||
***
|
||||
200
|
||||
()
|
||||
2
|
||||
***
|
||||
205
|
||||
()
|
||||
1
|
||||
***
|
||||
39
|
||||
***
|
||||
95
|
||||
@@ -1,3 +0,0 @@
|
||||
warn: Sockets disabled, not accepting gdb connections
|
||||
warn: ClockedObject: More than one power state change request encountered within the same simulation tick
|
||||
info: Entering event queue @ 0. Starting simulation...
|
||||
@@ -1,28 +0,0 @@
|
||||
Redirecting stdout to build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-timing/simout
|
||||
Redirecting stderr to build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-timing/simerr
|
||||
gem5 Simulator System. http://gem5.org
|
||||
gem5 is copyrighted software; use the --copyright option for details.
|
||||
|
||||
gem5 compiled Apr 3 2017 17:55:48
|
||||
gem5 started Apr 3 2017 17:56:13
|
||||
gem5 executing on gabeblack-desktop.mtv.corp.google.com, pid 54228
|
||||
command line: /usr/local/google/home/gabeblack/gem5/gem5-public/build/ARM/gem5.opt -d build/ARM/tests/opt/quick/se/10.mcf/arm/linux/simple-timing --stats-file 'text://stats.txt?desc=False' -re /usr/local/google/home/gabeblack/gem5/gem5-public/tests/testing/../run.py quick/se/10.mcf/arm/linux/simple-timing
|
||||
|
||||
Global frequency set at 1000000000000 ticks per second
|
||||
|
||||
MCF SPEC version 1.6.I
|
||||
by Andreas Loebel
|
||||
Copyright (c) 1998,1999 ZIB Berlin
|
||||
All Rights Reserved.
|
||||
|
||||
nodes : 500
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||||
active arcs : 1905
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||||
simplex iterations : 1502
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flow value : 4990014995
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new implicit arcs : 23867
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active arcs : 25772
|
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simplex iterations : 2663
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flow value : 3080014995
|
||||
checksum : 68389
|
||||
optimal
|
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Exiting @ tick 147164058500 because exiting with last active thread context
|
||||
@@ -1,673 +0,0 @@
|
||||
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---------- Begin Simulation Statistics ----------
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sim_ticks 147164058500
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system.physmem.num_reads::total 15340
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|
||||
system.cpu.istage2_mmu.stage2_tlb.walker.walkRequestOrigin::total 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.inst_hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.inst_misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.read_hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.read_misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.write_hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.write_misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb_mva 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb_mva_asid 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_tlb_asid 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.flush_entries 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.align_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.prefetch_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.domain_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.perms_faults 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.read_accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.write_accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.inst_accesses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.hits 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.misses 0
|
||||
system.cpu.istage2_mmu.stage2_tlb.accesses 0
|
||||
system.cpu.itb.walker.pwrStateResidencyTicks::UNDEFINED 147164058500
|
||||
system.cpu.itb.walker.walks 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Requested::Data 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Requested::Inst 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Requested::total 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Completed::Data 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Completed::Inst 0
|
||||
system.cpu.itb.walker.walkRequestOrigin_Completed::total 0
|
||||
system.cpu.itb.walker.walkRequestOrigin::total 0
|
||||
system.cpu.itb.inst_hits 0
|
||||
system.cpu.itb.inst_misses 0
|
||||
system.cpu.itb.read_hits 0
|
||||
system.cpu.itb.read_misses 0
|
||||
system.cpu.itb.write_hits 0
|
||||
system.cpu.itb.write_misses 0
|
||||
system.cpu.itb.flush_tlb 0
|
||||
system.cpu.itb.flush_tlb_mva 0
|
||||
system.cpu.itb.flush_tlb_mva_asid 0
|
||||
system.cpu.itb.flush_tlb_asid 0
|
||||
system.cpu.itb.flush_entries 0
|
||||
system.cpu.itb.align_faults 0
|
||||
system.cpu.itb.prefetch_faults 0
|
||||
system.cpu.itb.domain_faults 0
|
||||
system.cpu.itb.perms_faults 0
|
||||
system.cpu.itb.read_accesses 0
|
||||
system.cpu.itb.write_accesses 0
|
||||
system.cpu.itb.inst_accesses 0
|
||||
system.cpu.itb.hits 0
|
||||
system.cpu.itb.misses 0
|
||||
system.cpu.itb.accesses 0
|
||||
system.cpu.workload.numSyscalls 442
|
||||
system.cpu.pwrStateResidencyTicks::ON 147164058500
|
||||
system.cpu.numCycles 294328117
|
||||
system.cpu.numWorkItemsStarted 0
|
||||
system.cpu.numWorkItemsCompleted 0
|
||||
system.cpu.committedInsts 90576862
|
||||
system.cpu.committedOps 91026991
|
||||
system.cpu.num_int_alu_accesses 72326352
|
||||
system.cpu.num_fp_alu_accesses 48
|
||||
system.cpu.num_func_calls 112245
|
||||
system.cpu.num_conditional_control_insts 15520157
|
||||
system.cpu.num_int_insts 72326352
|
||||
system.cpu.num_fp_insts 48
|
||||
system.cpu.num_int_register_reads 124236934
|
||||
system.cpu.num_int_register_writes 52782988
|
||||
system.cpu.num_fp_register_reads 54
|
||||
system.cpu.num_fp_register_writes 30
|
||||
system.cpu.num_cc_register_reads 339191621
|
||||
system.cpu.num_cc_register_writes 53956115
|
||||
system.cpu.num_mem_refs 27220755
|
||||
system.cpu.num_load_insts 22475911
|
||||
system.cpu.num_store_insts 4744844
|
||||
system.cpu.num_idle_cycles 0
|
||||
system.cpu.num_busy_cycles 294328117
|
||||
system.cpu.not_idle_fraction 1
|
||||
system.cpu.idle_fraction 0
|
||||
system.cpu.Branches 18732305
|
||||
system.cpu.op_class::No_OpClass 0 0.00% 0.00%
|
||||
system.cpu.op_class::IntAlu 63822829 70.09% 70.09%
|
||||
system.cpu.op_class::IntMult 10474 0.01% 70.10%
|
||||
system.cpu.op_class::IntDiv 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatAdd 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatCmp 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatCvt 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatMult 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatMultAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatDiv 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatMisc 0 0.00% 70.10%
|
||||
system.cpu.op_class::FloatSqrt 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdAdd 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdAddAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdAlu 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdCmp 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdCvt 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdMisc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdMult 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdMultAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdShift 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdShiftAcc 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdSqrt 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatAdd 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatAlu 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatCmp 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatCvt 6 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatDiv 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatMisc 15 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatMult 0 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatMultAcc 2 0.00% 70.10%
|
||||
system.cpu.op_class::SimdFloatSqrt 0 0.00% 70.10%
|
||||
system.cpu.op_class::MemRead 22475905 24.68% 94.79%
|
||||
system.cpu.op_class::MemWrite 4744822 5.21% 100.00%
|
||||
system.cpu.op_class::FloatMemRead 6 0.00% 100.00%
|
||||
system.cpu.op_class::FloatMemWrite 22 0.00% 100.00%
|
||||
system.cpu.op_class::IprAccess 0 0.00% 100.00%
|
||||
system.cpu.op_class::InstPrefetch 0 0.00% 100.00%
|
||||
system.cpu.op_class::total 91054081
|
||||
system.cpu.dcache.tags.pwrStateResidencyTicks::UNDEFINED 147164058500
|
||||
system.cpu.dcache.tags.replacements 942702
|
||||
system.cpu.dcache.tags.tagsinuse 3565.461526
|
||||
system.cpu.dcache.tags.total_refs 26253601
|
||||
system.cpu.dcache.tags.sampled_refs 946798
|
||||
system.cpu.dcache.tags.avg_refs 27.728830
|
||||
system.cpu.dcache.tags.warmup_cycle 54459450500
|
||||
system.cpu.dcache.tags.occ_blocks::cpu.data 3565.461526
|
||||
system.cpu.dcache.tags.occ_percent::cpu.data 0.870474
|
||||
system.cpu.dcache.tags.occ_percent::total 0.870474
|
||||
system.cpu.dcache.tags.occ_task_id_blocks::1024 4096
|
||||
system.cpu.dcache.tags.age_task_id_blocks_1024::0 118
|
||||
system.cpu.dcache.tags.age_task_id_blocks_1024::1 1358
|
||||
system.cpu.dcache.tags.age_task_id_blocks_1024::2 2564
|
||||
system.cpu.dcache.tags.age_task_id_blocks_1024::3 56
|
||||
system.cpu.dcache.tags.occ_task_id_percent::1024 1
|
||||
system.cpu.dcache.tags.tag_accesses 55347598
|
||||
system.cpu.dcache.tags.data_accesses 55347598
|
||||
system.cpu.dcache.pwrStateResidencyTicks::UNDEFINED 147164058500
|
||||
system.cpu.dcache.ReadReq_hits::cpu.data 21556948
|
||||
system.cpu.dcache.ReadReq_hits::total 21556948
|
||||
system.cpu.dcache.WriteReq_hits::cpu.data 4688372
|
||||
system.cpu.dcache.WriteReq_hits::total 4688372
|
||||
system.cpu.dcache.SoftPFReq_hits::cpu.data 507
|
||||
system.cpu.dcache.SoftPFReq_hits::total 507
|
||||
system.cpu.dcache.LoadLockedReq_hits::cpu.data 3887
|
||||
system.cpu.dcache.LoadLockedReq_hits::total 3887
|
||||
system.cpu.dcache.StoreCondReq_hits::cpu.data 3887
|
||||
system.cpu.dcache.StoreCondReq_hits::total 3887
|
||||
system.cpu.dcache.demand_hits::cpu.data 26245320
|
||||
system.cpu.dcache.demand_hits::total 26245320
|
||||
system.cpu.dcache.overall_hits::cpu.data 26245827
|
||||
system.cpu.dcache.overall_hits::total 26245827
|
||||
system.cpu.dcache.ReadReq_misses::cpu.data 900187
|
||||
system.cpu.dcache.ReadReq_misses::total 900187
|
||||
system.cpu.dcache.WriteReq_misses::cpu.data 46609
|
||||
system.cpu.dcache.WriteReq_misses::total 46609
|
||||
system.cpu.dcache.SoftPFReq_misses::cpu.data 3
|
||||
system.cpu.dcache.SoftPFReq_misses::total 3
|
||||
system.cpu.dcache.demand_misses::cpu.data 946796
|
||||
system.cpu.dcache.demand_misses::total 946796
|
||||
system.cpu.dcache.overall_misses::cpu.data 946799
|
||||
system.cpu.dcache.overall_misses::total 946799
|
||||
system.cpu.dcache.ReadReq_miss_latency::cpu.data 11713223000
|
||||
system.cpu.dcache.ReadReq_miss_latency::total 11713223000
|
||||
system.cpu.dcache.WriteReq_miss_latency::cpu.data 1333567500
|
||||
system.cpu.dcache.WriteReq_miss_latency::total 1333567500
|
||||
system.cpu.dcache.demand_miss_latency::cpu.data 13046790500
|
||||
system.cpu.dcache.demand_miss_latency::total 13046790500
|
||||
system.cpu.dcache.overall_miss_latency::cpu.data 13046790500
|
||||
system.cpu.dcache.overall_miss_latency::total 13046790500
|
||||
system.cpu.dcache.ReadReq_accesses::cpu.data 22457135
|
||||
system.cpu.dcache.ReadReq_accesses::total 22457135
|
||||
system.cpu.dcache.WriteReq_accesses::cpu.data 4734981
|
||||
system.cpu.dcache.WriteReq_accesses::total 4734981
|
||||
system.cpu.dcache.SoftPFReq_accesses::cpu.data 510
|
||||
system.cpu.dcache.SoftPFReq_accesses::total 510
|
||||
system.cpu.dcache.LoadLockedReq_accesses::cpu.data 3887
|
||||
system.cpu.dcache.LoadLockedReq_accesses::total 3887
|
||||
system.cpu.dcache.StoreCondReq_accesses::cpu.data 3887
|
||||
system.cpu.dcache.StoreCondReq_accesses::total 3887
|
||||
system.cpu.dcache.demand_accesses::cpu.data 27192116
|
||||
system.cpu.dcache.demand_accesses::total 27192116
|
||||
system.cpu.dcache.overall_accesses::cpu.data 27192626
|
||||
system.cpu.dcache.overall_accesses::total 27192626
|
||||
system.cpu.dcache.ReadReq_miss_rate::cpu.data 0.040085
|
||||
system.cpu.dcache.ReadReq_miss_rate::total 0.040085
|
||||
system.cpu.dcache.WriteReq_miss_rate::cpu.data 0.009844
|
||||
system.cpu.dcache.WriteReq_miss_rate::total 0.009844
|
||||
system.cpu.dcache.SoftPFReq_miss_rate::cpu.data 0.005882
|
||||
system.cpu.dcache.SoftPFReq_miss_rate::total 0.005882
|
||||
system.cpu.dcache.demand_miss_rate::cpu.data 0.034819
|
||||
system.cpu.dcache.demand_miss_rate::total 0.034819
|
||||
system.cpu.dcache.overall_miss_rate::cpu.data 0.034818
|
||||
system.cpu.dcache.overall_miss_rate::total 0.034818
|
||||
system.cpu.dcache.ReadReq_avg_miss_latency::cpu.data 13011.988620
|
||||
system.cpu.dcache.ReadReq_avg_miss_latency::total 13011.988620
|
||||
system.cpu.dcache.WriteReq_avg_miss_latency::cpu.data 28611.802442
|
||||
system.cpu.dcache.WriteReq_avg_miss_latency::total 28611.802442
|
||||
system.cpu.dcache.demand_avg_miss_latency::cpu.data 13779.938339
|
||||
system.cpu.dcache.demand_avg_miss_latency::total 13779.938339
|
||||
system.cpu.dcache.overall_avg_miss_latency::cpu.data 13779.894677
|
||||
system.cpu.dcache.overall_avg_miss_latency::total 13779.894677
|
||||
system.cpu.dcache.blocked_cycles::no_mshrs 0
|
||||
system.cpu.dcache.blocked_cycles::no_targets 0
|
||||
system.cpu.dcache.blocked::no_mshrs 0
|
||||
system.cpu.dcache.blocked::no_targets 0
|
||||
system.cpu.dcache.avg_blocked_cycles::no_mshrs nan
|
||||
system.cpu.dcache.avg_blocked_cycles::no_targets nan
|
||||
system.cpu.dcache.writebacks::writebacks 942334
|
||||
system.cpu.dcache.writebacks::total 942334
|
||||
system.cpu.dcache.ReadReq_mshr_hits::cpu.data 1
|
||||
system.cpu.dcache.ReadReq_mshr_hits::total 1
|
||||
system.cpu.dcache.demand_mshr_hits::cpu.data 1
|
||||
system.cpu.dcache.demand_mshr_hits::total 1
|
||||
system.cpu.dcache.overall_mshr_hits::cpu.data 1
|
||||
system.cpu.dcache.overall_mshr_hits::total 1
|
||||
system.cpu.dcache.ReadReq_mshr_misses::cpu.data 900186
|
||||
system.cpu.dcache.ReadReq_mshr_misses::total 900186
|
||||
system.cpu.dcache.WriteReq_mshr_misses::cpu.data 46609
|
||||
system.cpu.dcache.WriteReq_mshr_misses::total 46609
|
||||
system.cpu.dcache.SoftPFReq_mshr_misses::cpu.data 3
|
||||
system.cpu.dcache.SoftPFReq_mshr_misses::total 3
|
||||
system.cpu.dcache.demand_mshr_misses::cpu.data 946795
|
||||
system.cpu.dcache.demand_mshr_misses::total 946795
|
||||
system.cpu.dcache.overall_mshr_misses::cpu.data 946798
|
||||
system.cpu.dcache.overall_mshr_misses::total 946798
|
||||
system.cpu.dcache.ReadReq_mshr_miss_latency::cpu.data 10812989000
|
||||
system.cpu.dcache.ReadReq_mshr_miss_latency::total 10812989000
|
||||
system.cpu.dcache.WriteReq_mshr_miss_latency::cpu.data 1286958500
|
||||
system.cpu.dcache.WriteReq_mshr_miss_latency::total 1286958500
|
||||
system.cpu.dcache.SoftPFReq_mshr_miss_latency::cpu.data 136000
|
||||
system.cpu.dcache.SoftPFReq_mshr_miss_latency::total 136000
|
||||
system.cpu.dcache.demand_mshr_miss_latency::cpu.data 12099947500
|
||||
system.cpu.dcache.demand_mshr_miss_latency::total 12099947500
|
||||
system.cpu.dcache.overall_mshr_miss_latency::cpu.data 12100083500
|
||||
system.cpu.dcache.overall_mshr_miss_latency::total 12100083500
|
||||
system.cpu.dcache.ReadReq_mshr_miss_rate::cpu.data 0.040085
|
||||
system.cpu.dcache.ReadReq_mshr_miss_rate::total 0.040085
|
||||
system.cpu.dcache.WriteReq_mshr_miss_rate::cpu.data 0.009844
|
||||
system.cpu.dcache.WriteReq_mshr_miss_rate::total 0.009844
|
||||
system.cpu.dcache.SoftPFReq_mshr_miss_rate::cpu.data 0.005882
|
||||
system.cpu.dcache.SoftPFReq_mshr_miss_rate::total 0.005882
|
||||
system.cpu.dcache.demand_mshr_miss_rate::cpu.data 0.034819
|
||||
system.cpu.dcache.demand_mshr_miss_rate::total 0.034819
|
||||
system.cpu.dcache.overall_mshr_miss_rate::cpu.data 0.034818
|
||||
system.cpu.dcache.overall_mshr_miss_rate::total 0.034818
|
||||
system.cpu.dcache.ReadReq_avg_mshr_miss_latency::cpu.data 12011.949753
|
||||
system.cpu.dcache.ReadReq_avg_mshr_miss_latency::total 12011.949753
|
||||
system.cpu.dcache.WriteReq_avg_mshr_miss_latency::cpu.data 27611.802442
|
||||
system.cpu.dcache.WriteReq_avg_mshr_miss_latency::total 27611.802442
|
||||
system.cpu.dcache.SoftPFReq_avg_mshr_miss_latency::cpu.data 45333.333333
|
||||
system.cpu.dcache.SoftPFReq_avg_mshr_miss_latency::total 45333.333333
|
||||
system.cpu.dcache.demand_avg_mshr_miss_latency::cpu.data 12779.902196
|
||||
system.cpu.dcache.demand_avg_mshr_miss_latency::total 12779.902196
|
||||
system.cpu.dcache.overall_avg_mshr_miss_latency::cpu.data 12780.005344
|
||||
system.cpu.dcache.overall_avg_mshr_miss_latency::total 12780.005344
|
||||
system.cpu.icache.tags.pwrStateResidencyTicks::UNDEFINED 147164058500
|
||||
system.cpu.icache.tags.replacements 2
|
||||
system.cpu.icache.tags.tagsinuse 510.110453
|
||||
system.cpu.icache.tags.total_refs 107830173
|
||||
system.cpu.icache.tags.sampled_refs 599
|
||||
system.cpu.icache.tags.avg_refs 180016.983306
|
||||
system.cpu.icache.tags.warmup_cycle 0
|
||||
system.cpu.icache.tags.occ_blocks::cpu.inst 510.110453
|
||||
system.cpu.icache.tags.occ_percent::cpu.inst 0.249077
|
||||
system.cpu.icache.tags.occ_percent::total 0.249077
|
||||
system.cpu.icache.tags.occ_task_id_blocks::1024 597
|
||||
system.cpu.icache.tags.age_task_id_blocks_1024::0 35
|
||||
system.cpu.icache.tags.age_task_id_blocks_1024::2 6
|
||||
system.cpu.icache.tags.age_task_id_blocks_1024::3 4
|
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system.cpu.icache.tags.age_task_id_blocks_1024::4 552
|
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system.cpu.icache.tags.occ_task_id_percent::1024 0.291504
|
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system.cpu.icache.tags.tag_accesses 215662143
|
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|
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system.cpu.icache.pwrStateResidencyTicks::UNDEFINED 147164058500
|
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|
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system.cpu.icache.ReadReq_hits::total 107830173
|
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|
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|
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|
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|
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|
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|
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|
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system.cpu.icache.demand_misses::total 599
|
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|
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system.cpu.icache.overall_misses::total 599
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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system.cpu.icache.overall_miss_rate::cpu.inst 0.000006
|
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system.cpu.icache.overall_miss_rate::total 0.000006
|
||||
system.cpu.icache.ReadReq_avg_miss_latency::cpu.inst 61218.697830
|
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|
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|
||||
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|
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|
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system.cpu.icache.overall_avg_miss_latency::total 61218.697830
|
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system.cpu.icache.blocked_cycles::no_mshrs 0
|
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system.cpu.icache.blocked_cycles::no_targets 0
|
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|
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system.cpu.icache.blocked::no_targets 0
|
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|
||||
system.cpu.icache.avg_blocked_cycles::no_targets nan
|
||||
system.cpu.icache.writebacks::writebacks 2
|
||||
system.cpu.icache.writebacks::total 2
|
||||
system.cpu.icache.ReadReq_mshr_misses::cpu.inst 599
|
||||
system.cpu.icache.ReadReq_mshr_misses::total 599
|
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|
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system.cpu.icache.demand_mshr_misses::total 599
|
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|
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system.cpu.icache.overall_mshr_misses::total 599
|
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system.cpu.icache.ReadReq_mshr_miss_latency::cpu.inst 36071000
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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system.cpu.icache.overall_mshr_miss_rate::total 0.000006
|
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|
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system.cpu.icache.ReadReq_avg_mshr_miss_latency::total 60218.697830
|
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|
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|
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|
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|
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system.cpu.l2cache.tags.pwrStateResidencyTicks::UNDEFINED 147164058500
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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system.cpu.l2cache.tags.occ_task_id_blocks::1024 15340
|
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|
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|
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|
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system.cpu.l2cache.tags.age_task_id_blocks_1024::3 6
|
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system.cpu.l2cache.tags.age_task_id_blocks_1024::4 15229
|
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system.cpu.l2cache.tags.occ_task_id_percent::1024 0.468140
|
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|
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|
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|
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|
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system.cpu.l2cache.WritebackDirty_hits::total 942334
|
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|
||||
system.cpu.l2cache.WritebackClean_hits::total 1
|
||||
system.cpu.l2cache.ReadExReq_hits::cpu.data 32061
|
||||
system.cpu.l2cache.ReadExReq_hits::total 32061
|
||||
system.cpu.l2cache.ReadCleanReq_hits::cpu.inst 22
|
||||
system.cpu.l2cache.ReadCleanReq_hits::total 22
|
||||
system.cpu.l2cache.ReadSharedReq_hits::cpu.data 899974
|
||||
system.cpu.l2cache.ReadSharedReq_hits::total 899974
|
||||
system.cpu.l2cache.demand_hits::cpu.inst 22
|
||||
system.cpu.l2cache.demand_hits::cpu.data 932035
|
||||
system.cpu.l2cache.demand_hits::total 932057
|
||||
system.cpu.l2cache.overall_hits::cpu.inst 22
|
||||
system.cpu.l2cache.overall_hits::cpu.data 932035
|
||||
system.cpu.l2cache.overall_hits::total 932057
|
||||
system.cpu.l2cache.ReadExReq_misses::cpu.data 14548
|
||||
system.cpu.l2cache.ReadExReq_misses::total 14548
|
||||
system.cpu.l2cache.ReadCleanReq_misses::cpu.inst 577
|
||||
system.cpu.l2cache.ReadCleanReq_misses::total 577
|
||||
system.cpu.l2cache.ReadSharedReq_misses::cpu.data 215
|
||||
system.cpu.l2cache.ReadSharedReq_misses::total 215
|
||||
system.cpu.l2cache.demand_misses::cpu.inst 577
|
||||
system.cpu.l2cache.demand_misses::cpu.data 14763
|
||||
system.cpu.l2cache.demand_misses::total 15340
|
||||
system.cpu.l2cache.overall_misses::cpu.inst 577
|
||||
system.cpu.l2cache.overall_misses::cpu.data 14763
|
||||
system.cpu.l2cache.overall_misses::total 15340
|
||||
system.cpu.l2cache.ReadExReq_miss_latency::cpu.data 880404500
|
||||
system.cpu.l2cache.ReadExReq_miss_latency::total 880404500
|
||||
system.cpu.l2cache.ReadCleanReq_miss_latency::cpu.inst 34920500
|
||||
system.cpu.l2cache.ReadCleanReq_miss_latency::total 34920500
|
||||
system.cpu.l2cache.ReadSharedReq_miss_latency::cpu.data 13009500
|
||||
system.cpu.l2cache.ReadSharedReq_miss_latency::total 13009500
|
||||
system.cpu.l2cache.demand_miss_latency::cpu.inst 34920500
|
||||
system.cpu.l2cache.demand_miss_latency::cpu.data 893414000
|
||||
system.cpu.l2cache.demand_miss_latency::total 928334500
|
||||
system.cpu.l2cache.overall_miss_latency::cpu.inst 34920500
|
||||
system.cpu.l2cache.overall_miss_latency::cpu.data 893414000
|
||||
system.cpu.l2cache.overall_miss_latency::total 928334500
|
||||
system.cpu.l2cache.WritebackDirty_accesses::writebacks 942334
|
||||
system.cpu.l2cache.WritebackDirty_accesses::total 942334
|
||||
system.cpu.l2cache.WritebackClean_accesses::writebacks 1
|
||||
system.cpu.l2cache.WritebackClean_accesses::total 1
|
||||
system.cpu.l2cache.ReadExReq_accesses::cpu.data 46609
|
||||
system.cpu.l2cache.ReadExReq_accesses::total 46609
|
||||
system.cpu.l2cache.ReadCleanReq_accesses::cpu.inst 599
|
||||
system.cpu.l2cache.ReadCleanReq_accesses::total 599
|
||||
system.cpu.l2cache.ReadSharedReq_accesses::cpu.data 900189
|
||||
system.cpu.l2cache.ReadSharedReq_accesses::total 900189
|
||||
system.cpu.l2cache.demand_accesses::cpu.inst 599
|
||||
system.cpu.l2cache.demand_accesses::cpu.data 946798
|
||||
system.cpu.l2cache.demand_accesses::total 947397
|
||||
system.cpu.l2cache.overall_accesses::cpu.inst 599
|
||||
system.cpu.l2cache.overall_accesses::cpu.data 946798
|
||||
system.cpu.l2cache.overall_accesses::total 947397
|
||||
system.cpu.l2cache.ReadExReq_miss_rate::cpu.data 0.312129
|
||||
system.cpu.l2cache.ReadExReq_miss_rate::total 0.312129
|
||||
system.cpu.l2cache.ReadCleanReq_miss_rate::cpu.inst 0.963272
|
||||
system.cpu.l2cache.ReadCleanReq_miss_rate::total 0.963272
|
||||
system.cpu.l2cache.ReadSharedReq_miss_rate::cpu.data 0.000239
|
||||
system.cpu.l2cache.ReadSharedReq_miss_rate::total 0.000239
|
||||
system.cpu.l2cache.demand_miss_rate::cpu.inst 0.963272
|
||||
system.cpu.l2cache.demand_miss_rate::cpu.data 0.015593
|
||||
system.cpu.l2cache.demand_miss_rate::total 0.016192
|
||||
system.cpu.l2cache.overall_miss_rate::cpu.inst 0.963272
|
||||
system.cpu.l2cache.overall_miss_rate::cpu.data 0.015593
|
||||
system.cpu.l2cache.overall_miss_rate::total 0.016192
|
||||
system.cpu.l2cache.ReadExReq_avg_miss_latency::cpu.data 60517.218862
|
||||
system.cpu.l2cache.ReadExReq_avg_miss_latency::total 60517.218862
|
||||
system.cpu.l2cache.ReadCleanReq_avg_miss_latency::cpu.inst 60520.797227
|
||||
system.cpu.l2cache.ReadCleanReq_avg_miss_latency::total 60520.797227
|
||||
system.cpu.l2cache.ReadSharedReq_avg_miss_latency::cpu.data 60509.302326
|
||||
system.cpu.l2cache.ReadSharedReq_avg_miss_latency::total 60509.302326
|
||||
system.cpu.l2cache.demand_avg_miss_latency::cpu.inst 60520.797227
|
||||
system.cpu.l2cache.demand_avg_miss_latency::cpu.data 60517.103570
|
||||
system.cpu.l2cache.demand_avg_miss_latency::total 60517.242503
|
||||
system.cpu.l2cache.overall_avg_miss_latency::cpu.inst 60520.797227
|
||||
system.cpu.l2cache.overall_avg_miss_latency::cpu.data 60517.103570
|
||||
system.cpu.l2cache.overall_avg_miss_latency::total 60517.242503
|
||||
system.cpu.l2cache.blocked_cycles::no_mshrs 0
|
||||
system.cpu.l2cache.blocked_cycles::no_targets 0
|
||||
system.cpu.l2cache.blocked::no_mshrs 0
|
||||
system.cpu.l2cache.blocked::no_targets 0
|
||||
system.cpu.l2cache.avg_blocked_cycles::no_mshrs nan
|
||||
system.cpu.l2cache.avg_blocked_cycles::no_targets nan
|
||||
system.cpu.l2cache.ReadExReq_mshr_misses::cpu.data 14548
|
||||
system.cpu.l2cache.ReadExReq_mshr_misses::total 14548
|
||||
system.cpu.l2cache.ReadCleanReq_mshr_misses::cpu.inst 577
|
||||
system.cpu.l2cache.ReadCleanReq_mshr_misses::total 577
|
||||
system.cpu.l2cache.ReadSharedReq_mshr_misses::cpu.data 215
|
||||
system.cpu.l2cache.ReadSharedReq_mshr_misses::total 215
|
||||
system.cpu.l2cache.demand_mshr_misses::cpu.inst 577
|
||||
system.cpu.l2cache.demand_mshr_misses::cpu.data 14763
|
||||
system.cpu.l2cache.demand_mshr_misses::total 15340
|
||||
system.cpu.l2cache.overall_mshr_misses::cpu.inst 577
|
||||
system.cpu.l2cache.overall_mshr_misses::cpu.data 14763
|
||||
system.cpu.l2cache.overall_mshr_misses::total 15340
|
||||
system.cpu.l2cache.ReadExReq_mshr_miss_latency::cpu.data 734924500
|
||||
system.cpu.l2cache.ReadExReq_mshr_miss_latency::total 734924500
|
||||
system.cpu.l2cache.ReadCleanReq_mshr_miss_latency::cpu.inst 29150500
|
||||
system.cpu.l2cache.ReadCleanReq_mshr_miss_latency::total 29150500
|
||||
system.cpu.l2cache.ReadSharedReq_mshr_miss_latency::cpu.data 10859500
|
||||
system.cpu.l2cache.ReadSharedReq_mshr_miss_latency::total 10859500
|
||||
system.cpu.l2cache.demand_mshr_miss_latency::cpu.inst 29150500
|
||||
system.cpu.l2cache.demand_mshr_miss_latency::cpu.data 745784000
|
||||
system.cpu.l2cache.demand_mshr_miss_latency::total 774934500
|
||||
system.cpu.l2cache.overall_mshr_miss_latency::cpu.inst 29150500
|
||||
system.cpu.l2cache.overall_mshr_miss_latency::cpu.data 745784000
|
||||
system.cpu.l2cache.overall_mshr_miss_latency::total 774934500
|
||||
system.cpu.l2cache.ReadExReq_mshr_miss_rate::cpu.data 0.312129
|
||||
system.cpu.l2cache.ReadExReq_mshr_miss_rate::total 0.312129
|
||||
system.cpu.l2cache.ReadCleanReq_mshr_miss_rate::cpu.inst 0.963272
|
||||
system.cpu.l2cache.ReadCleanReq_mshr_miss_rate::total 0.963272
|
||||
system.cpu.l2cache.ReadSharedReq_mshr_miss_rate::cpu.data 0.000239
|
||||
system.cpu.l2cache.ReadSharedReq_mshr_miss_rate::total 0.000239
|
||||
system.cpu.l2cache.demand_mshr_miss_rate::cpu.inst 0.963272
|
||||
system.cpu.l2cache.demand_mshr_miss_rate::cpu.data 0.015593
|
||||
system.cpu.l2cache.demand_mshr_miss_rate::total 0.016192
|
||||
system.cpu.l2cache.overall_mshr_miss_rate::cpu.inst 0.963272
|
||||
system.cpu.l2cache.overall_mshr_miss_rate::cpu.data 0.015593
|
||||
system.cpu.l2cache.overall_mshr_miss_rate::total 0.016192
|
||||
system.cpu.l2cache.ReadExReq_avg_mshr_miss_latency::cpu.data 50517.218862
|
||||
system.cpu.l2cache.ReadExReq_avg_mshr_miss_latency::total 50517.218862
|
||||
system.cpu.l2cache.ReadCleanReq_avg_mshr_miss_latency::cpu.inst 50520.797227
|
||||
system.cpu.l2cache.ReadCleanReq_avg_mshr_miss_latency::total 50520.797227
|
||||
system.cpu.l2cache.ReadSharedReq_avg_mshr_miss_latency::cpu.data 50509.302326
|
||||
system.cpu.l2cache.ReadSharedReq_avg_mshr_miss_latency::total 50509.302326
|
||||
system.cpu.l2cache.demand_avg_mshr_miss_latency::cpu.inst 50520.797227
|
||||
system.cpu.l2cache.demand_avg_mshr_miss_latency::cpu.data 50517.103570
|
||||
system.cpu.l2cache.demand_avg_mshr_miss_latency::total 50517.242503
|
||||
system.cpu.l2cache.overall_avg_mshr_miss_latency::cpu.inst 50520.797227
|
||||
system.cpu.l2cache.overall_avg_mshr_miss_latency::cpu.data 50517.103570
|
||||
system.cpu.l2cache.overall_avg_mshr_miss_latency::total 50517.242503
|
||||
system.cpu.toL2Bus.snoop_filter.tot_requests 1890101
|
||||
system.cpu.toL2Bus.snoop_filter.hit_single_requests 942715
|
||||
system.cpu.toL2Bus.snoop_filter.hit_multi_requests 114
|
||||
system.cpu.toL2Bus.snoop_filter.tot_snoops 0
|
||||
system.cpu.toL2Bus.snoop_filter.hit_single_snoops 0
|
||||
system.cpu.toL2Bus.snoop_filter.hit_multi_snoops 0
|
||||
system.cpu.toL2Bus.pwrStateResidencyTicks::UNDEFINED 147164058500
|
||||
system.cpu.toL2Bus.trans_dist::ReadResp 900788
|
||||
system.cpu.toL2Bus.trans_dist::WritebackDirty 942334
|
||||
system.cpu.toL2Bus.trans_dist::WritebackClean 2
|
||||
system.cpu.toL2Bus.trans_dist::CleanEvict 368
|
||||
system.cpu.toL2Bus.trans_dist::ReadExReq 46609
|
||||
system.cpu.toL2Bus.trans_dist::ReadExResp 46609
|
||||
system.cpu.toL2Bus.trans_dist::ReadCleanReq 599
|
||||
system.cpu.toL2Bus.trans_dist::ReadSharedReq 900189
|
||||
system.cpu.toL2Bus.pkt_count_system.cpu.icache.mem_side::system.cpu.l2cache.cpu_side 1200
|
||||
system.cpu.toL2Bus.pkt_count_system.cpu.dcache.mem_side::system.cpu.l2cache.cpu_side 2836298
|
||||
system.cpu.toL2Bus.pkt_count::total 2837498
|
||||
system.cpu.toL2Bus.pkt_size_system.cpu.icache.mem_side::system.cpu.l2cache.cpu_side 38464
|
||||
system.cpu.toL2Bus.pkt_size_system.cpu.dcache.mem_side::system.cpu.l2cache.cpu_side 120904448
|
||||
system.cpu.toL2Bus.pkt_size::total 120942912
|
||||
system.cpu.toL2Bus.snoops 0
|
||||
system.cpu.toL2Bus.snoopTraffic 0
|
||||
system.cpu.toL2Bus.snoop_fanout::samples 947397
|
||||
system.cpu.toL2Bus.snoop_fanout::mean 0.000132
|
||||
system.cpu.toL2Bus.snoop_fanout::stdev 0.011486
|
||||
system.cpu.toL2Bus.snoop_fanout::underflows 0 0.00% 0.00%
|
||||
system.cpu.toL2Bus.snoop_fanout::0 947272 99.99% 99.99%
|
||||
system.cpu.toL2Bus.snoop_fanout::1 125 0.01% 100.00%
|
||||
system.cpu.toL2Bus.snoop_fanout::2 0 0.00% 100.00%
|
||||
system.cpu.toL2Bus.snoop_fanout::overflows 0 0.00% 100.00%
|
||||
system.cpu.toL2Bus.snoop_fanout::min_value 0
|
||||
system.cpu.toL2Bus.snoop_fanout::max_value 1
|
||||
system.cpu.toL2Bus.snoop_fanout::total 947397
|
||||
system.cpu.toL2Bus.reqLayer0.occupancy 1887386500
|
||||
system.cpu.toL2Bus.reqLayer0.utilization 1.3
|
||||
system.cpu.toL2Bus.respLayer0.occupancy 898500
|
||||
system.cpu.toL2Bus.respLayer0.utilization 0.0
|
||||
system.cpu.toL2Bus.respLayer1.occupancy 1420197000
|
||||
system.cpu.toL2Bus.respLayer1.utilization 1.0
|
||||
system.membus.snoop_filter.tot_requests 15340
|
||||
system.membus.snoop_filter.hit_single_requests 0
|
||||
system.membus.snoop_filter.hit_multi_requests 0
|
||||
system.membus.snoop_filter.tot_snoops 0
|
||||
system.membus.snoop_filter.hit_single_snoops 0
|
||||
system.membus.snoop_filter.hit_multi_snoops 0
|
||||
system.membus.pwrStateResidencyTicks::UNDEFINED 147164058500
|
||||
system.membus.trans_dist::ReadResp 792
|
||||
system.membus.trans_dist::ReadExReq 14548
|
||||
system.membus.trans_dist::ReadExResp 14548
|
||||
system.membus.trans_dist::ReadSharedReq 792
|
||||
system.membus.pkt_count_system.cpu.l2cache.mem_side::system.physmem.port 30680
|
||||
system.membus.pkt_count::total 30680
|
||||
system.membus.pkt_size_system.cpu.l2cache.mem_side::system.physmem.port 981760
|
||||
system.membus.pkt_size::total 981760
|
||||
system.membus.snoops 0
|
||||
system.membus.snoopTraffic 0
|
||||
system.membus.snoop_fanout::samples 15340
|
||||
system.membus.snoop_fanout::mean 0
|
||||
system.membus.snoop_fanout::stdev 0
|
||||
system.membus.snoop_fanout::underflows 0 0.00% 0.00%
|
||||
system.membus.snoop_fanout::0 15340 100.00% 100.00%
|
||||
system.membus.snoop_fanout::1 0 0.00% 100.00%
|
||||
system.membus.snoop_fanout::overflows 0 0.00% 100.00%
|
||||
system.membus.snoop_fanout::min_value 0
|
||||
system.membus.snoop_fanout::max_value 0
|
||||
system.membus.snoop_fanout::total 15340
|
||||
system.membus.reqLayer0.occupancy 15604500
|
||||
system.membus.reqLayer0.utilization 0.0
|
||||
system.membus.respLayer1.occupancy 76700000
|
||||
system.membus.respLayer1.utilization 0.1
|
||||
|
||||
---------- End Simulation Statistics ----------
|
||||
@@ -1,213 +0,0 @@
|
||||
[root]
|
||||
type=Root
|
||||
children=system
|
||||
eventq_index=0
|
||||
full_system=false
|
||||
sim_quantum=0
|
||||
time_sync_enable=false
|
||||
time_sync_period=100000000000
|
||||
time_sync_spin_threshold=100000000
|
||||
|
||||
[system]
|
||||
type=System
|
||||
children=clk_domain cpu cpu_clk_domain dvfs_handler membus physmem voltage_domain
|
||||
boot_osflags=a
|
||||
cache_line_size=64
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
exit_on_work_items=false
|
||||
init_param=0
|
||||
kernel=
|
||||
kernel_addr_check=true
|
||||
load_addr_mask=1099511627775
|
||||
load_offset=0
|
||||
mem_mode=atomic
|
||||
mem_ranges=
|
||||
memories=system.physmem
|
||||
mmap_using_noreserve=false
|
||||
multi_thread=false
|
||||
num_work_ids=16
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
readfile=
|
||||
symbolfile=
|
||||
thermal_components=
|
||||
thermal_model=Null
|
||||
work_begin_ckpt_count=0
|
||||
work_begin_cpu_id_exit=-1
|
||||
work_begin_exit_count=0
|
||||
work_cpus_ckpt_count=0
|
||||
work_end_ckpt_count=0
|
||||
work_end_exit_count=0
|
||||
work_item_id=-1
|
||||
system_port=system.membus.slave[0]
|
||||
|
||||
[system.clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=1000
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.cpu]
|
||||
type=AtomicSimpleCPU
|
||||
children=dtb interrupts isa itb tracer workload
|
||||
branchPred=Null
|
||||
checker=Null
|
||||
clk_domain=system.cpu_clk_domain
|
||||
cpu_id=0
|
||||
default_p_state=UNDEFINED
|
||||
do_checkpoint_insts=true
|
||||
do_quiesce=true
|
||||
do_statistics_insts=true
|
||||
dtb=system.cpu.dtb
|
||||
eventq_index=0
|
||||
fastmem=false
|
||||
function_trace=false
|
||||
function_trace_start=0
|
||||
interrupts=system.cpu.interrupts
|
||||
isa=system.cpu.isa
|
||||
itb=system.cpu.itb
|
||||
max_insts_all_threads=0
|
||||
max_insts_any_thread=0
|
||||
max_loads_all_threads=0
|
||||
max_loads_any_thread=0
|
||||
numThreads=1
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
profile=0
|
||||
progress_interval=0
|
||||
simpoint_start_insts=
|
||||
simulate_data_stalls=false
|
||||
simulate_inst_stalls=false
|
||||
socket_id=0
|
||||
switched_out=false
|
||||
syscallRetryLatency=10000
|
||||
system=system
|
||||
tracer=system.cpu.tracer
|
||||
width=1
|
||||
workload=system.cpu.workload
|
||||
dcache_port=system.membus.slave[2]
|
||||
icache_port=system.membus.slave[1]
|
||||
|
||||
[system.cpu.dtb]
|
||||
type=SparcTLB
|
||||
eventq_index=0
|
||||
size=64
|
||||
|
||||
[system.cpu.interrupts]
|
||||
type=SparcInterrupts
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.isa]
|
||||
type=SparcISA
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.itb]
|
||||
type=SparcTLB
|
||||
eventq_index=0
|
||||
size=64
|
||||
|
||||
[system.cpu.tracer]
|
||||
type=ExeTracer
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.workload]
|
||||
type=Process
|
||||
cmd=mcf mcf.in
|
||||
cwd=build/SPARC/tests/opt/quick/se/10.mcf/sparc/linux/simple-atomic
|
||||
drivers=
|
||||
egid=100
|
||||
env=
|
||||
errout=cerr
|
||||
euid=100
|
||||
eventq_index=0
|
||||
executable=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/binaries/sparc/linux/mcf
|
||||
gid=100
|
||||
input=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/data/mcf/smred/input/mcf.in
|
||||
kvmInSE=false
|
||||
maxStackSize=67108864
|
||||
output=cout
|
||||
pgid=100
|
||||
pid=100
|
||||
ppid=0
|
||||
simpoint=55300000000
|
||||
system=system
|
||||
uid=100
|
||||
useArchPT=false
|
||||
|
||||
[system.cpu_clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=500
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.dvfs_handler]
|
||||
type=DVFSHandler
|
||||
domains=
|
||||
enable=false
|
||||
eventq_index=0
|
||||
sys_clk_domain=system.clk_domain
|
||||
transition_latency=100000000
|
||||
|
||||
[system.membus]
|
||||
type=CoherentXBar
|
||||
children=snoop_filter
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
forward_latency=4
|
||||
frontend_latency=3
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
point_of_coherency=true
|
||||
power_model=Null
|
||||
response_latency=2
|
||||
snoop_filter=system.membus.snoop_filter
|
||||
snoop_response_latency=4
|
||||
system=system
|
||||
use_default_range=false
|
||||
width=16
|
||||
master=system.physmem.port
|
||||
slave=system.system_port system.cpu.icache_port system.cpu.dcache_port
|
||||
|
||||
[system.membus.snoop_filter]
|
||||
type=SnoopFilter
|
||||
eventq_index=0
|
||||
lookup_latency=1
|
||||
max_capacity=8388608
|
||||
system=system
|
||||
|
||||
[system.physmem]
|
||||
type=SimpleMemory
|
||||
bandwidth=73.000000
|
||||
clk_domain=system.clk_domain
|
||||
conf_table_reported=true
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
in_addr_map=true
|
||||
kvm_map=true
|
||||
latency=30000
|
||||
latency_var=0
|
||||
null=false
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
range=0:268435455:0:0:0:0
|
||||
port=system.membus.master[0]
|
||||
|
||||
[system.voltage_domain]
|
||||
type=VoltageDomain
|
||||
eventq_index=0
|
||||
voltage=1.000000
|
||||
|
||||
@@ -1,999 +0,0 @@
|
||||
()
|
||||
500
|
||||
()
|
||||
499
|
||||
()
|
||||
498
|
||||
()
|
||||
496
|
||||
()
|
||||
495
|
||||
()
|
||||
494
|
||||
()
|
||||
493
|
||||
()
|
||||
492
|
||||
()
|
||||
491
|
||||
()
|
||||
490
|
||||
()
|
||||
489
|
||||
()
|
||||
488
|
||||
()
|
||||
487
|
||||
()
|
||||
486
|
||||
()
|
||||
484
|
||||
()
|
||||
482
|
||||
()
|
||||
481
|
||||
()
|
||||
480
|
||||
()
|
||||
479
|
||||
()
|
||||
478
|
||||
()
|
||||
477
|
||||
()
|
||||
476
|
||||
()
|
||||
475
|
||||
()
|
||||
474
|
||||
()
|
||||
473
|
||||
()
|
||||
472
|
||||
()
|
||||
471
|
||||
()
|
||||
469
|
||||
()
|
||||
468
|
||||
()
|
||||
467
|
||||
()
|
||||
466
|
||||
()
|
||||
465
|
||||
()
|
||||
464
|
||||
()
|
||||
463
|
||||
()
|
||||
462
|
||||
()
|
||||
461
|
||||
()
|
||||
460
|
||||
()
|
||||
459
|
||||
()
|
||||
458
|
||||
()
|
||||
457
|
||||
()
|
||||
455
|
||||
()
|
||||
454
|
||||
()
|
||||
452
|
||||
()
|
||||
451
|
||||
()
|
||||
450
|
||||
()
|
||||
449
|
||||
()
|
||||
448
|
||||
()
|
||||
446
|
||||
()
|
||||
445
|
||||
()
|
||||
444
|
||||
()
|
||||
443
|
||||
()
|
||||
442
|
||||
()
|
||||
440
|
||||
()
|
||||
439
|
||||
()
|
||||
438
|
||||
()
|
||||
436
|
||||
()
|
||||
435
|
||||
()
|
||||
433
|
||||
()
|
||||
432
|
||||
()
|
||||
431
|
||||
()
|
||||
428
|
||||
()
|
||||
427
|
||||
()
|
||||
425
|
||||
()
|
||||
424
|
||||
()
|
||||
423
|
||||
()
|
||||
420
|
||||
()
|
||||
419
|
||||
()
|
||||
416
|
||||
()
|
||||
414
|
||||
()
|
||||
413
|
||||
()
|
||||
412
|
||||
()
|
||||
407
|
||||
()
|
||||
406
|
||||
()
|
||||
405
|
||||
()
|
||||
404
|
||||
()
|
||||
403
|
||||
()
|
||||
402
|
||||
()
|
||||
401
|
||||
()
|
||||
400
|
||||
()
|
||||
399
|
||||
()
|
||||
398
|
||||
()
|
||||
396
|
||||
()
|
||||
395
|
||||
()
|
||||
393
|
||||
()
|
||||
392
|
||||
()
|
||||
390
|
||||
()
|
||||
389
|
||||
()
|
||||
388
|
||||
()
|
||||
387
|
||||
()
|
||||
386
|
||||
()
|
||||
385
|
||||
()
|
||||
384
|
||||
()
|
||||
383
|
||||
()
|
||||
382
|
||||
()
|
||||
381
|
||||
()
|
||||
380
|
||||
()
|
||||
379
|
||||
()
|
||||
377
|
||||
()
|
||||
375
|
||||
()
|
||||
374
|
||||
()
|
||||
373
|
||||
()
|
||||
372
|
||||
()
|
||||
371
|
||||
()
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101
|
||||
()
|
||||
15
|
||||
***
|
||||
71
|
||||
()
|
||||
14
|
||||
***
|
||||
75
|
||||
()
|
||||
13
|
||||
***
|
||||
322
|
||||
()
|
||||
12
|
||||
***
|
||||
77
|
||||
()
|
||||
11
|
||||
***
|
||||
283
|
||||
()
|
||||
10
|
||||
***
|
||||
79
|
||||
()
|
||||
9
|
||||
***
|
||||
145
|
||||
***
|
||||
150
|
||||
()
|
||||
8
|
||||
***
|
||||
67
|
||||
()
|
||||
7
|
||||
***
|
||||
60
|
||||
***
|
||||
231
|
||||
()
|
||||
6
|
||||
***
|
||||
56
|
||||
***
|
||||
234
|
||||
()
|
||||
5
|
||||
***
|
||||
164
|
||||
***
|
||||
202
|
||||
()
|
||||
4
|
||||
***
|
||||
53
|
||||
()
|
||||
3
|
||||
***
|
||||
130
|
||||
***
|
||||
185
|
||||
***
|
||||
200
|
||||
()
|
||||
2
|
||||
***
|
||||
205
|
||||
()
|
||||
1
|
||||
***
|
||||
39
|
||||
***
|
||||
95
|
||||
@@ -1,3 +0,0 @@
|
||||
warn: Sockets disabled, not accepting gdb connections
|
||||
warn: ClockedObject: More than one power state change request encountered within the same simulation tick
|
||||
info: Entering event queue @ 0. Starting simulation...
|
||||
@@ -1,28 +0,0 @@
|
||||
Redirecting stdout to build/SPARC/tests/opt/quick/se/10.mcf/sparc/linux/simple-atomic/simout
|
||||
Redirecting stderr to build/SPARC/tests/opt/quick/se/10.mcf/sparc/linux/simple-atomic/simerr
|
||||
gem5 Simulator System. http://gem5.org
|
||||
gem5 is copyrighted software; use the --copyright option for details.
|
||||
|
||||
gem5 compiled Apr 3 2017 18:41:19
|
||||
gem5 started Apr 3 2017 18:41:41
|
||||
gem5 executing on gabeblack-desktop.mtv.corp.google.com, pid 64903
|
||||
command line: /usr/local/google/home/gabeblack/gem5/gem5-public/build/SPARC/gem5.opt -d build/SPARC/tests/opt/quick/se/10.mcf/sparc/linux/simple-atomic --stats-file 'text://stats.txt?desc=False' -re /usr/local/google/home/gabeblack/gem5/gem5-public/tests/testing/../run.py quick/se/10.mcf/sparc/linux/simple-atomic
|
||||
|
||||
Global frequency set at 1000000000000 ticks per second
|
||||
|
||||
MCF SPEC version 1.6.I
|
||||
by Andreas Loebel
|
||||
Copyright (c) 1998,1999 ZIB Berlin
|
||||
All Rights Reserved.
|
||||
|
||||
nodes : 500
|
||||
active arcs : 1905
|
||||
simplex iterations : 1502
|
||||
flow value : 4990014995
|
||||
new implicit arcs : 23867
|
||||
active arcs : 25772
|
||||
simplex iterations : 2663
|
||||
flow value : 3080014995
|
||||
checksum : 68389
|
||||
optimal
|
||||
Exiting @ tick 122215823500 because exiting with last active thread context
|
||||
@@ -1,139 +0,0 @@
|
||||
|
||||
---------- Begin Simulation Statistics ----------
|
||||
sim_seconds 0.122216
|
||||
sim_ticks 122215823500
|
||||
final_tick 122215823500
|
||||
sim_freq 1000000000000
|
||||
host_inst_rate 1246885
|
||||
host_op_rate 1246936
|
||||
host_tick_rate 624993047
|
||||
host_mem_usage 386196
|
||||
host_seconds 195.55
|
||||
sim_insts 243825150
|
||||
sim_ops 243835265
|
||||
system.voltage_domain.voltage 1
|
||||
system.clk_domain.clock 1000
|
||||
system.physmem.pwrStateResidencyTicks::UNDEFINED 122215823500
|
||||
system.physmem.bytes_read::cpu.inst 977685992
|
||||
system.physmem.bytes_read::cpu.data 328674008
|
||||
system.physmem.bytes_read::total 1306360000
|
||||
system.physmem.bytes_inst_read::cpu.inst 977685992
|
||||
system.physmem.bytes_inst_read::total 977685992
|
||||
system.physmem.bytes_written::cpu.data 91606089
|
||||
system.physmem.bytes_written::total 91606089
|
||||
system.physmem.num_reads::cpu.inst 244421498
|
||||
system.physmem.num_reads::cpu.data 82220433
|
||||
system.physmem.num_reads::total 326641931
|
||||
system.physmem.num_writes::cpu.data 22901951
|
||||
system.physmem.num_writes::total 22901951
|
||||
system.physmem.num_other::cpu.data 3886
|
||||
system.physmem.num_other::total 3886
|
||||
system.physmem.bw_read::cpu.inst 7999667834
|
||||
system.physmem.bw_read::cpu.data 2689291768
|
||||
system.physmem.bw_read::total 10688959601
|
||||
system.physmem.bw_inst_read::cpu.inst 7999667834
|
||||
system.physmem.bw_inst_read::total 7999667834
|
||||
system.physmem.bw_write::cpu.data 749543606
|
||||
system.physmem.bw_write::total 749543606
|
||||
system.physmem.bw_total::cpu.inst 7999667834
|
||||
system.physmem.bw_total::cpu.data 3438835373
|
||||
system.physmem.bw_total::total 11438503207
|
||||
system.pwrStateResidencyTicks::UNDEFINED 122215823500
|
||||
system.cpu_clk_domain.clock 500
|
||||
system.cpu.workload.numSyscalls 443
|
||||
system.cpu.pwrStateResidencyTicks::ON 122215823500
|
||||
system.cpu.numCycles 244431648
|
||||
system.cpu.numWorkItemsStarted 0
|
||||
system.cpu.numWorkItemsCompleted 0
|
||||
system.cpu.committedInsts 243825150
|
||||
system.cpu.committedOps 243835265
|
||||
system.cpu.num_int_alu_accesses 194726494
|
||||
system.cpu.num_fp_alu_accesses 11630
|
||||
system.cpu.num_func_calls 4252956
|
||||
system.cpu.num_conditional_control_insts 18619959
|
||||
system.cpu.num_int_insts 194726494
|
||||
system.cpu.num_fp_insts 11630
|
||||
system.cpu.num_int_register_reads 456818988
|
||||
system.cpu.num_int_register_writes 215451554
|
||||
system.cpu.num_fp_register_reads 23256
|
||||
system.cpu.num_fp_register_writes 90
|
||||
system.cpu.num_mem_refs 105711441
|
||||
system.cpu.num_load_insts 82803521
|
||||
system.cpu.num_store_insts 22907920
|
||||
system.cpu.num_idle_cycles 0
|
||||
system.cpu.num_busy_cycles 244431648
|
||||
system.cpu.not_idle_fraction 1
|
||||
system.cpu.idle_fraction 0
|
||||
system.cpu.Branches 29302884
|
||||
system.cpu.op_class::No_OpClass 28877736 11.81% 11.81%
|
||||
system.cpu.op_class::IntAlu 109842388 44.94% 56.75%
|
||||
system.cpu.op_class::IntMult 0 0.00% 56.75%
|
||||
system.cpu.op_class::IntDiv 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatAdd 42 0.00% 56.75%
|
||||
system.cpu.op_class::FloatCmp 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatCvt 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatMult 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatMultAcc 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatDiv 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatMisc 0 0.00% 56.75%
|
||||
system.cpu.op_class::FloatSqrt 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdAdd 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdAddAcc 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdAlu 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdCmp 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdCvt 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdMisc 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdMult 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdMultAcc 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdShift 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdShiftAcc 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdSqrt 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatAdd 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatAlu 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatCmp 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatCvt 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatDiv 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatMisc 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatMult 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatMultAcc 0 0.00% 56.75%
|
||||
system.cpu.op_class::SimdFloatSqrt 0 0.00% 56.75%
|
||||
system.cpu.op_class::MemRead 82803516 33.88% 90.63%
|
||||
system.cpu.op_class::MemWrite 22896343 9.37% 100.00%
|
||||
system.cpu.op_class::FloatMemRead 11 0.00% 100.00%
|
||||
system.cpu.op_class::FloatMemWrite 11577 0.00% 100.00%
|
||||
system.cpu.op_class::IprAccess 0 0.00% 100.00%
|
||||
system.cpu.op_class::InstPrefetch 0 0.00% 100.00%
|
||||
system.cpu.op_class::total 244431613
|
||||
system.membus.snoop_filter.tot_requests 0
|
||||
system.membus.snoop_filter.hit_single_requests 0
|
||||
system.membus.snoop_filter.hit_multi_requests 0
|
||||
system.membus.snoop_filter.tot_snoops 0
|
||||
system.membus.snoop_filter.hit_single_snoops 0
|
||||
system.membus.snoop_filter.hit_multi_snoops 0
|
||||
system.membus.pwrStateResidencyTicks::UNDEFINED 122215823500
|
||||
system.membus.trans_dist::ReadReq 326641931
|
||||
system.membus.trans_dist::ReadResp 326641931
|
||||
system.membus.trans_dist::WriteReq 22901951
|
||||
system.membus.trans_dist::WriteResp 22901951
|
||||
system.membus.trans_dist::SwapReq 3886
|
||||
system.membus.trans_dist::SwapResp 3886
|
||||
system.membus.pkt_count_system.cpu.icache_port::system.physmem.port 488842996
|
||||
system.membus.pkt_count_system.cpu.dcache_port::system.physmem.port 210252540
|
||||
system.membus.pkt_count::total 699095536
|
||||
system.membus.pkt_size_system.cpu.icache_port::system.physmem.port 977685992
|
||||
system.membus.pkt_size_system.cpu.dcache_port::system.physmem.port 420311185
|
||||
system.membus.pkt_size::total 1397997177
|
||||
system.membus.snoops 0
|
||||
system.membus.snoopTraffic 0
|
||||
system.membus.snoop_fanout::samples 349547768
|
||||
system.membus.snoop_fanout::mean 0
|
||||
system.membus.snoop_fanout::stdev 0
|
||||
system.membus.snoop_fanout::underflows 0 0.00% 0.00%
|
||||
system.membus.snoop_fanout::0 349547768 100.00% 100.00%
|
||||
system.membus.snoop_fanout::1 0 0.00% 100.00%
|
||||
system.membus.snoop_fanout::overflows 0 0.00% 100.00%
|
||||
system.membus.snoop_fanout::min_value 0
|
||||
system.membus.snoop_fanout::max_value 0
|
||||
system.membus.snoop_fanout::total 349547768
|
||||
|
||||
---------- End Simulation Statistics ----------
|
||||
@@ -1,263 +0,0 @@
|
||||
[root]
|
||||
type=Root
|
||||
children=system
|
||||
eventq_index=0
|
||||
full_system=false
|
||||
sim_quantum=0
|
||||
time_sync_enable=false
|
||||
time_sync_period=100000000000
|
||||
time_sync_spin_threshold=100000000
|
||||
|
||||
[system]
|
||||
type=System
|
||||
children=clk_domain cpu cpu_clk_domain dvfs_handler membus physmem voltage_domain
|
||||
boot_osflags=a
|
||||
cache_line_size=64
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
exit_on_work_items=false
|
||||
init_param=0
|
||||
kernel=
|
||||
kernel_addr_check=true
|
||||
kvm_vm=Null
|
||||
load_addr_mask=1099511627775
|
||||
load_offset=0
|
||||
mem_mode=atomic
|
||||
mem_ranges=
|
||||
memories=system.physmem
|
||||
mmap_using_noreserve=false
|
||||
multi_thread=false
|
||||
num_work_ids=16
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
readfile=
|
||||
symbolfile=
|
||||
thermal_components=
|
||||
thermal_model=Null
|
||||
work_begin_ckpt_count=0
|
||||
work_begin_cpu_id_exit=-1
|
||||
work_begin_exit_count=0
|
||||
work_cpus_ckpt_count=0
|
||||
work_end_ckpt_count=0
|
||||
work_end_exit_count=0
|
||||
work_item_id=-1
|
||||
system_port=system.membus.slave[0]
|
||||
|
||||
[system.clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=1000
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.cpu]
|
||||
type=AtomicSimpleCPU
|
||||
children=apic_clk_domain dtb interrupts isa itb tracer workload
|
||||
branchPred=Null
|
||||
checker=Null
|
||||
clk_domain=system.cpu_clk_domain
|
||||
cpu_id=0
|
||||
default_p_state=UNDEFINED
|
||||
do_checkpoint_insts=true
|
||||
do_quiesce=true
|
||||
do_statistics_insts=true
|
||||
dtb=system.cpu.dtb
|
||||
eventq_index=0
|
||||
fastmem=false
|
||||
function_trace=false
|
||||
function_trace_start=0
|
||||
interrupts=system.cpu.interrupts
|
||||
isa=system.cpu.isa
|
||||
itb=system.cpu.itb
|
||||
max_insts_all_threads=0
|
||||
max_insts_any_thread=0
|
||||
max_loads_all_threads=0
|
||||
max_loads_any_thread=0
|
||||
numThreads=1
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
profile=0
|
||||
progress_interval=0
|
||||
simpoint_start_insts=
|
||||
simulate_data_stalls=false
|
||||
simulate_inst_stalls=false
|
||||
socket_id=0
|
||||
switched_out=false
|
||||
syscallRetryLatency=10000
|
||||
system=system
|
||||
tracer=system.cpu.tracer
|
||||
width=1
|
||||
workload=system.cpu.workload
|
||||
dcache_port=system.membus.slave[2]
|
||||
icache_port=system.membus.slave[1]
|
||||
|
||||
[system.cpu.apic_clk_domain]
|
||||
type=DerivedClockDomain
|
||||
clk_divider=16
|
||||
clk_domain=system.cpu_clk_domain
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.dtb]
|
||||
type=X86TLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
size=64
|
||||
walker=system.cpu.dtb.walker
|
||||
|
||||
[system.cpu.dtb.walker]
|
||||
type=X86PagetableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
num_squash_per_cycle=4
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
system=system
|
||||
port=system.membus.slave[4]
|
||||
|
||||
[system.cpu.interrupts]
|
||||
type=X86LocalApic
|
||||
clk_domain=system.cpu.apic_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
int_latency=1000
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
pio_addr=2305843009213693952
|
||||
pio_latency=100000
|
||||
power_model=Null
|
||||
system=system
|
||||
int_master=system.membus.slave[5]
|
||||
int_slave=system.membus.master[2]
|
||||
pio=system.membus.master[1]
|
||||
|
||||
[system.cpu.isa]
|
||||
type=X86ISA
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.itb]
|
||||
type=X86TLB
|
||||
children=walker
|
||||
eventq_index=0
|
||||
size=64
|
||||
walker=system.cpu.itb.walker
|
||||
|
||||
[system.cpu.itb.walker]
|
||||
type=X86PagetableWalker
|
||||
clk_domain=system.cpu_clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
num_squash_per_cycle=4
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
system=system
|
||||
port=system.membus.slave[3]
|
||||
|
||||
[system.cpu.tracer]
|
||||
type=ExeTracer
|
||||
eventq_index=0
|
||||
|
||||
[system.cpu.workload]
|
||||
type=Process
|
||||
cmd=mcf mcf.in
|
||||
cwd=build/X86/tests/opt/quick/se/10.mcf/x86/linux/simple-atomic
|
||||
drivers=
|
||||
egid=100
|
||||
env=
|
||||
errout=cerr
|
||||
euid=100
|
||||
eventq_index=0
|
||||
executable=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/binaries/x86/linux/mcf
|
||||
gid=100
|
||||
input=/usr/local/google/home/gabeblack/gem5/dist/m5/cpu2000/data/mcf/smred/input/mcf.in
|
||||
kvmInSE=false
|
||||
maxStackSize=67108864
|
||||
output=cout
|
||||
pgid=100
|
||||
pid=100
|
||||
ppid=0
|
||||
simpoint=55300000000
|
||||
system=system
|
||||
uid=100
|
||||
useArchPT=false
|
||||
|
||||
[system.cpu_clk_domain]
|
||||
type=SrcClockDomain
|
||||
clock=500
|
||||
domain_id=-1
|
||||
eventq_index=0
|
||||
init_perf_level=0
|
||||
voltage_domain=system.voltage_domain
|
||||
|
||||
[system.dvfs_handler]
|
||||
type=DVFSHandler
|
||||
domains=
|
||||
enable=false
|
||||
eventq_index=0
|
||||
sys_clk_domain=system.clk_domain
|
||||
transition_latency=100000000
|
||||
|
||||
[system.membus]
|
||||
type=CoherentXBar
|
||||
children=snoop_filter
|
||||
clk_domain=system.clk_domain
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
forward_latency=4
|
||||
frontend_latency=3
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
point_of_coherency=true
|
||||
power_model=Null
|
||||
response_latency=2
|
||||
snoop_filter=system.membus.snoop_filter
|
||||
snoop_response_latency=4
|
||||
system=system
|
||||
use_default_range=false
|
||||
width=16
|
||||
master=system.physmem.port system.cpu.interrupts.pio system.cpu.interrupts.int_slave
|
||||
slave=system.system_port system.cpu.icache_port system.cpu.dcache_port system.cpu.itb.walker.port system.cpu.dtb.walker.port system.cpu.interrupts.int_master
|
||||
|
||||
[system.membus.snoop_filter]
|
||||
type=SnoopFilter
|
||||
eventq_index=0
|
||||
lookup_latency=1
|
||||
max_capacity=8388608
|
||||
system=system
|
||||
|
||||
[system.physmem]
|
||||
type=SimpleMemory
|
||||
bandwidth=73.000000
|
||||
clk_domain=system.clk_domain
|
||||
conf_table_reported=true
|
||||
default_p_state=UNDEFINED
|
||||
eventq_index=0
|
||||
in_addr_map=true
|
||||
kvm_map=true
|
||||
latency=30000
|
||||
latency_var=0
|
||||
null=false
|
||||
p_state_clk_gate_bins=20
|
||||
p_state_clk_gate_max=1000000000000
|
||||
p_state_clk_gate_min=1000
|
||||
power_model=Null
|
||||
range=0:268435455:0:0:0:0
|
||||
port=system.membus.master[0]
|
||||
|
||||
[system.voltage_domain]
|
||||
type=VoltageDomain
|
||||
eventq_index=0
|
||||
voltage=1.000000
|
||||
|
||||
@@ -1,999 +0,0 @@
|
||||
()
|
||||
500
|
||||
()
|
||||
499
|
||||
()
|
||||
498
|
||||
()
|
||||
496
|
||||
()
|
||||
495
|
||||
()
|
||||
494
|
||||
()
|
||||
493
|
||||
()
|
||||
492
|
||||
()
|
||||
491
|
||||
()
|
||||
490
|
||||
()
|
||||
489
|
||||
()
|
||||
488
|
||||
()
|
||||
487
|
||||
()
|
||||
486
|
||||
()
|
||||
484
|
||||
()
|
||||
482
|
||||
()
|
||||
481
|
||||
()
|
||||
480
|
||||
()
|
||||
479
|
||||
()
|
||||
478
|
||||
()
|
||||
477
|
||||
()
|
||||
476
|
||||
()
|
||||
475
|
||||
()
|
||||
474
|
||||
()
|
||||
473
|
||||
()
|
||||
472
|
||||
()
|
||||
471
|
||||
()
|
||||
469
|
||||
()
|
||||
468
|
||||
()
|
||||
467
|
||||
()
|
||||
466
|
||||
()
|
||||
465
|
||||
()
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464
|
||||
()
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463
|
||||
()
|
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462
|
||||
()
|
||||
461
|
||||
()
|
||||
460
|
||||
()
|
||||
459
|
||||
()
|
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458
|
||||
()
|
||||
457
|
||||
()
|
||||
455
|
||||
()
|
||||
454
|
||||
()
|
||||
452
|
||||
()
|
||||
451
|
||||
()
|
||||
450
|
||||
()
|
||||
449
|
||||
()
|
||||
448
|
||||
()
|
||||
446
|
||||
()
|
||||
445
|
||||
()
|
||||
444
|
||||
()
|
||||
443
|
||||
()
|
||||
442
|
||||
()
|
||||
440
|
||||
()
|
||||
439
|
||||
()
|
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438
|
||||
()
|
||||
436
|
||||
()
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435
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||||
()
|
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433
|
||||
()
|
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432
|
||||
()
|
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431
|
||||
()
|
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428
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||||
()
|
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427
|
||||
()
|
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425
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||||
()
|
||||
424
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||||
()
|
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423
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||||
()
|
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420
|
||||
()
|
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419
|
||||
()
|
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416
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||||
()
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414
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()
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413
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()
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412
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()
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407
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()
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406
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||||
()
|
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405
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||||
()
|
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404
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||||
()
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403
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||||
()
|
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402
|
||||
()
|
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401
|
||||
()
|
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400
|
||||
()
|
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399
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||||
()
|
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398
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||||
()
|
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396
|
||||
()
|
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395
|
||||
()
|
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393
|
||||
()
|
||||
392
|
||||
()
|
||||
390
|
||||
()
|
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389
|
||||
()
|
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388
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||||
()
|
||||
387
|
||||
()
|
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386
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||||
()
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385
|
||||
()
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384
|
||||
()
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383
|
||||
()
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382
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||||
()
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381
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||||
()
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380
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||||
()
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379
|
||||
()
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377
|
||||
()
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375
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||||
()
|
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374
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||||
()
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373
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||||
()
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372
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()
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371
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||||
()
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370
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||||
()
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369
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||||
()
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368
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||||
()
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366
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||||
()
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365
|
||||
()
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364
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||||
()
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362
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||||
()
|
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361
|
||||
()
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360
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||||
()
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359
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||||
()
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358
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||||
()
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357
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||||
()
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356
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||||
()
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355
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||||
()
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354
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()
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352
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()
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350
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()
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347
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()
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344
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()
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342
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()
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341
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()
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340
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()
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339
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()
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338
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()
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332
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()
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325
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()
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320
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***
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345
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()
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319
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***
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497
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||||
()
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318
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***
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349
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()
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317
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***
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408
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()
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316
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***
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324
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()
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315
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***
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328
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()
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314
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***
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335
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()
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313
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***
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378
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()
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312
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426
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()
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311
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***
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411
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()
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304
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343
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()
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303
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417
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()
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302
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485
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()
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301
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***
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363
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()
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300
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***
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376
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()
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299
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333
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()
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292
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***
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337
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()
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291
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409
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()
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421
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()
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289
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437
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()
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430
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()
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()
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308
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()
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279
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297
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305
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()
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278
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()
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277
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307
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()
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276
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296
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()
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273
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()
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271
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()
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265
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()
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246
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267
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()
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245
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280
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()
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244
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391
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()
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243
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330
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()
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242
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456
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241
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346
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()
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240
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483
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239
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260
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()
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238
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237
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262
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236
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229
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228
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415
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226
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224
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222
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217
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250
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211
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331
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210
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394
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209
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410
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208
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207
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195
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191
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203
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190
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***
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263
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189
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215
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***
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230
|
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188
|
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***
|
||||
266
|
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***
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295
|
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()
|
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182
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***
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329
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181
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***
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351
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180
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441
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()
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()
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170
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()
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()
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()
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249
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()
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()
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143
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***
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()
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***
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***
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141
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***
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()
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140
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***
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()
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***
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()
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***
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()
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136
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160
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()
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221
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()
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132
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***
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213
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()
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131
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***
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187
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()
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()
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128
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153
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()
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***
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156
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()
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126
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***
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159
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***
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218
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()
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125
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***
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155
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()
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124
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***
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157
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()
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123
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***
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152
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()
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116
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***
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163
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()
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115
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***
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133
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***
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204
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***
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248
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()
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114
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***
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192
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***
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212
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()
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113
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***
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268
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()
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112
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***
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()
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111
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***
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272
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()
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110
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***
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434
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()
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***
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323
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()
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108
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***
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281
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()
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***
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144
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***
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148
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()
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106
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***
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275
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()
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105
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***
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196
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***
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254
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()
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104
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***
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138
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***
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()
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103
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***
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()
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102
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***
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223
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***
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252
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()
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80
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()
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70
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()
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()
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()
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()
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***
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256
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()
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61
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***
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93
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()
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59
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***
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120
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()
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58
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()
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57
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***
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183
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()
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55
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()
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()
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52
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***
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()
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51
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***
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118
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()
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***
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83
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()
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***
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98
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()
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***
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()
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()
|
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***
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184
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()
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45
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||||
***
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121
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||||
()
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()
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||||
***
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88
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()
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42
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***
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122
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||||
()
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***
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91
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()
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||||
***
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96
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()
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38
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***
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100
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()
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37
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***
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149
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()
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36
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***
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74
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()
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35
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***
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258
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()
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34
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***
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151
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||||
()
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***
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85
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||||
()
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32
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()
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31
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***
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94
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()
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30
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***
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97
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()
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29
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***
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90
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||||
()
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28
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***
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89
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||||
()
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27
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***
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92
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()
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26
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***
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72
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***
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247
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||||
()
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25
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***
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86
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()
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24
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***
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82
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()
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23
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***
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87
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***
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117
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||||
()
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22
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||||
***
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76
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***
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119
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||||
()
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***
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84
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||||
()
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||||
***
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78
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()
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||||
***
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73
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()
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***
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81
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()
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***
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()
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||||
***
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***
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||||
()
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||||
15
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||||
***
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()
|
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14
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***
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75
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||||
()
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13
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***
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322
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||||
()
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12
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||||
***
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77
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()
|
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||||
***
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283
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()
|
||||
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||||
***
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|
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()
|
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***
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***
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||||
150
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||||
()
|
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||||
***
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()
|
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7
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***
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***
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231
|
||||
()
|
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6
|
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***
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56
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||||
***
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234
|
||||
()
|
||||
5
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||||
***
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164
|
||||
***
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||||
202
|
||||
()
|
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4
|
||||
***
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53
|
||||
()
|
||||
3
|
||||
***
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||||
130
|
||||
***
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||||
185
|
||||
***
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||||
200
|
||||
()
|
||||
2
|
||||
***
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||||
205
|
||||
()
|
||||
1
|
||||
***
|
||||
39
|
||||
***
|
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95
|
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@@ -1,3 +0,0 @@
|
||||
warn: Sockets disabled, not accepting gdb connections
|
||||
warn: ClockedObject: More than one power state change request encountered within the same simulation tick
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||||
info: Entering event queue @ 0. Starting simulation...
|
||||
@@ -1,28 +0,0 @@
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||||
Redirecting stdout to build/X86/tests/opt/quick/se/10.mcf/x86/linux/simple-atomic/simout
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Redirecting stderr to build/X86/tests/opt/quick/se/10.mcf/x86/linux/simple-atomic/simerr
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gem5 Simulator System. http://gem5.org
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||||
gem5 is copyrighted software; use the --copyright option for details.
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gem5 compiled Apr 3 2017 19:05:53
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gem5 started Apr 3 2017 19:06:21
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gem5 executing on gabeblack-desktop.mtv.corp.google.com, pid 87179
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command line: /usr/local/google/home/gabeblack/gem5/gem5-public/build/X86/gem5.opt -d build/X86/tests/opt/quick/se/10.mcf/x86/linux/simple-atomic --stats-file 'text://stats.txt?desc=False' -re /usr/local/google/home/gabeblack/gem5/gem5-public/tests/testing/../run.py quick/se/10.mcf/x86/linux/simple-atomic
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Global frequency set at 1000000000000 ticks per second
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MCF SPEC version 1.6.I
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by Andreas Loebel
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Copyright (c) 1998,1999 ZIB Berlin
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All Rights Reserved.
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active arcs : 25772
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simplex iterations : 2663
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checksum : 68389
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optimal
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Exiting @ tick 168950040000 because exiting with last active thread context
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|
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|
||||
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|
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system.membus.trans_dist::WriteResp 31439752
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system.membus.pkt_count_system.cpu.icache_port::total 435392328
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# OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
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# Authors: Korey Sewell
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m5.util.addToPath('../configs/common')
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from cpu2000 import mcf
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workload = mcf(isa, opsys, 'smred')
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root.system.cpu[0].workload = workload.makeProcess()
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root.system.physmem.range=AddrRange('256MB')
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