diff --git a/src/arch/arm/fastmodel/CortexA76/thread_context.cc b/src/arch/arm/fastmodel/CortexA76/thread_context.cc index 735e06d0d7..ff82bbe704 100644 --- a/src/arch/arm/fastmodel/CortexA76/thread_context.cc +++ b/src/arch/arm/fastmodel/CortexA76/thread_context.cc @@ -310,67 +310,67 @@ Iris::ThreadContext::IdxNameMap CortexA76TC::miscRegIdxNameMap({ { ArmISA::MISCREG_CSSELR, "CSSELR_EL1" }, //XXX verify // ArmISA::MISCREG_CSSELR_NS? // ArmISA::MISCREG_CSSELR_S? - { ArmISA::MISCREG_VPIDR, "VPIDR" }, - { ArmISA::MISCREG_VMPIDR, "VMPIDR" }, + // ArmISA::MISCREG_VPIDR? + // ArmISA::MISCREG_VMPIDR?, // ArmISA::MISCREG_SCTLR? // ArmISA::MISCREG_SCTLR_NS? // ArmISA::MISCREG_SCTLR_S? // ArmISA::MISCREG_ACTLR? // ArmISA::MISCREG_ACTLR_NS? // ArmISA::MISCREG_ACTLR_S? - { ArmISA::MISCREG_CPACR, "CPACR" }, + // ArmISA::MISCREG_CPACR? { ArmISA::MISCREG_SCR, "SCR" }, { ArmISA::MISCREG_SDER, "SDER" }, - { ArmISA::MISCREG_NSACR, "NSACR" }, - { ArmISA::MISCREG_HSCTLR, "HSCTLR" }, - { ArmISA::MISCREG_HACTLR, "HACTLR" }, - { ArmISA::MISCREG_HCR, "HCR" }, - { ArmISA::MISCREG_HDCR, "HDCR" }, - { ArmISA::MISCREG_HCPTR, "HCPTR" }, + // ArmISA::MISCREG_NSACR? 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