Move closed-source standard configs to extensions
This commit is contained in:
@@ -1,54 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0,
|
||||
1
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
13,
|
||||
14,
|
||||
15
|
||||
],
|
||||
"BANK_BIT": [
|
||||
16,
|
||||
17
|
||||
],
|
||||
"ROW_BIT": [
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30,
|
||||
31,
|
||||
32,
|
||||
33
|
||||
],
|
||||
"CHANNEL_BIT": [
|
||||
34
|
||||
],
|
||||
"RANK_BIT": [
|
||||
35
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,49 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0,
|
||||
1
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANK_BIT": [
|
||||
15
|
||||
],
|
||||
"ROW_BIT": [
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30,
|
||||
31
|
||||
],
|
||||
"CHANNEL_BIT": [
|
||||
32
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,50 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0,
|
||||
1
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
13,
|
||||
14,
|
||||
15
|
||||
],
|
||||
"BANK_BIT": [
|
||||
16
|
||||
],
|
||||
"ROW_BIT": [
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30,
|
||||
31,
|
||||
32
|
||||
],
|
||||
"CHANNEL_BIT": [
|
||||
33
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,55 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0,
|
||||
1
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
13,
|
||||
14,
|
||||
15
|
||||
],
|
||||
"BANK_BIT": [
|
||||
16
|
||||
],
|
||||
"ROW_BIT": [
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30,
|
||||
31,
|
||||
32
|
||||
],
|
||||
"RANK_BIT": [
|
||||
33,
|
||||
34,
|
||||
35
|
||||
],
|
||||
"CHANNEL_BIT": [
|
||||
36
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,49 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"STACK_BIT":[
|
||||
30
|
||||
],
|
||||
"PSEUDOCHANNEL_BIT":[
|
||||
29
|
||||
],
|
||||
"BANKGROUP_BIT":[
|
||||
27,
|
||||
28
|
||||
],
|
||||
"BANK_BIT": [
|
||||
25,
|
||||
26
|
||||
],
|
||||
"BYTE_BIT": [
|
||||
0,
|
||||
1
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14,
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,43 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10
|
||||
],
|
||||
"BANK_BIT": [
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,43 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANK_BIT": [
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,43 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11
|
||||
],
|
||||
"BANK_BIT": [
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,43 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANK_BIT": [
|
||||
6,
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,45 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
5,
|
||||
6
|
||||
],
|
||||
"BANK_BIT": [
|
||||
13,
|
||||
14
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,45 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
5,
|
||||
6
|
||||
],
|
||||
"BANK_BIT": [
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29,
|
||||
30
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,42 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10
|
||||
],
|
||||
"BANK_BIT": [
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,42 +0,0 @@
|
||||
{
|
||||
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|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANK_BIT": [
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,42 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
6,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11
|
||||
],
|
||||
"BANK_BIT": [
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,42 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
5,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANK_BIT": [
|
||||
6,
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,44 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
7,
|
||||
8,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
5,
|
||||
6
|
||||
],
|
||||
"BANK_BIT": [
|
||||
13,
|
||||
14
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,44 +0,0 @@
|
||||
{
|
||||
"addressmapping": {
|
||||
"BYTE_BIT": [
|
||||
0
|
||||
],
|
||||
"COLUMN_BIT": [
|
||||
1,
|
||||
2,
|
||||
3,
|
||||
4,
|
||||
9,
|
||||
10,
|
||||
11,
|
||||
12,
|
||||
13,
|
||||
14
|
||||
],
|
||||
"BANKGROUP_BIT": [
|
||||
5,
|
||||
6
|
||||
],
|
||||
"BANK_BIT": [
|
||||
7,
|
||||
8
|
||||
],
|
||||
"ROW_BIT": [
|
||||
15,
|
||||
16,
|
||||
17,
|
||||
18,
|
||||
19,
|
||||
20,
|
||||
21,
|
||||
22,
|
||||
23,
|
||||
24,
|
||||
25,
|
||||
26,
|
||||
27,
|
||||
28,
|
||||
29
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,16 +0,0 @@
|
||||
{
|
||||
"simulation": {
|
||||
"addressmapping": "addressmapping/am_ddr5_2x8x2Gbx4_dimm_p1KB_rbc.json",
|
||||
"mcconfig": "mcconfig/fr_fcfs.json",
|
||||
"memspec": "memspec/JEDEC_2x8x2Gbx4_DDR5-3200A.json",
|
||||
"simconfig": "simconfig/example.json",
|
||||
"simulationid": "ddr5-example",
|
||||
"tracesetup": [
|
||||
{
|
||||
"type": "player",
|
||||
"clkMhz": 2000,
|
||||
"name": "traces/example.stl"
|
||||
}
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,33 +0,0 @@
|
||||
{
|
||||
"simulation": {
|
||||
"addressmapping": "addressmapping/am_ddr5_2x8x2Gbx4_dimm_p1KB_rbc.json",
|
||||
"mcconfig": "mcconfig/fr_fcfs.json",
|
||||
"memspec": "memspec/JEDEC_2x8x2Gbx4_DDR5-3200A.json",
|
||||
"simconfig": "simconfig/example.json",
|
||||
"simulationid": "ddr5-example",
|
||||
"tracesetup": [
|
||||
{
|
||||
"clkMhz": 2000,
|
||||
"type": "generator",
|
||||
"name": "gen0",
|
||||
"numRequests": 2000,
|
||||
"rwRatio": 0.85,
|
||||
"addressDistribution": "sequential",
|
||||
"addressIncrement": 256,
|
||||
"maxPendingReadRequests": 8,
|
||||
"maxPendingWriteRequests": 8
|
||||
},
|
||||
{
|
||||
"clkMhz": 2000,
|
||||
"type": "generator",
|
||||
"name": "gen1",
|
||||
"numRequests": 2000,
|
||||
"rwRatio": 0.85,
|
||||
"addressDistribution": "random",
|
||||
"seed": 123456,
|
||||
"maxPendingReadRequests": 8,
|
||||
"maxPendingWriteRequests": 8
|
||||
}
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,19 +0,0 @@
|
||||
{
|
||||
"simulation": {
|
||||
"addressmapping": "addressmapping/am_hbm3_8Gb_pc_brc.json",
|
||||
"mcconfig": "mcconfig/fr_fcfs.json",
|
||||
"memspec": "memspec/HBM3.json",
|
||||
"simconfig": "simconfig/example.json",
|
||||
"simulationid": "hbm3-example",
|
||||
"tracesetup": [
|
||||
{
|
||||
"clkMhz": 2000,
|
||||
"type": "generator",
|
||||
"name": "gen0",
|
||||
"numRequests": 2000,
|
||||
"rwRatio": 0.5,
|
||||
"addressDistribution": "random"
|
||||
}
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,16 +0,0 @@
|
||||
{
|
||||
"simulation": {
|
||||
"addressmapping": "addressmapping/am_lpddr5_1Gbx16_BG_rocobabg.json",
|
||||
"mcconfig": "mcconfig/fr_fcfs_refp2b.json",
|
||||
"memspec": "memspec/JEDEC_1Gbx16_BG_LPDDR5-6400.json",
|
||||
"simconfig": "simconfig/example.json",
|
||||
"simulationid": "lpddr5-example",
|
||||
"tracesetup": [
|
||||
{
|
||||
"type": "player",
|
||||
"clkMhz": 200,
|
||||
"name": "traces/example.stl"
|
||||
}
|
||||
]
|
||||
}
|
||||
}
|
||||
@@ -1,55 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 8,
|
||||
"dataRate": 4,
|
||||
"nbrOfBankGroups": 4,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 128,
|
||||
"nbrOfPseudoChannels": 2,
|
||||
"nbrOfStacks": 2,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 32,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
"maxBurstLength": 8
|
||||
},
|
||||
"memoryId": "",
|
||||
"memoryType": "HBM3",
|
||||
"memtimingspec": {
|
||||
"CCDL": 4,
|
||||
"CCDS": 2,
|
||||
"CCDR": 3,
|
||||
"CKE": 8,
|
||||
"DQSCK": 1,
|
||||
"FAW": 16,
|
||||
"PL": 0,
|
||||
"PPD": 2,
|
||||
"RAS": 28,
|
||||
"RC": 42,
|
||||
"RCDRD": 12,
|
||||
"RCDWR": 6,
|
||||
"REFI": 3900,
|
||||
"REFIPB": 122,
|
||||
"RFC": 260,
|
||||
"RFCPB": 96,
|
||||
"RL": 17,
|
||||
"RP": 14,
|
||||
"RRDL": 6,
|
||||
"RRDS": 4,
|
||||
"RREFD": 8,
|
||||
"RTP": 5,
|
||||
"RTW": 18,
|
||||
"WL": 12,
|
||||
"WR": 23,
|
||||
"WTRL": 9,
|
||||
"WTRS": 4,
|
||||
"XP": 8,
|
||||
"XS": 260,
|
||||
"tCK": 625e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 4,
|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
||||
"WCKalwaysOn": false,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd1": 0.0,
|
||||
"idd01": 0.0,
|
||||
"idd2n1": 0.0,
|
||||
"idd3n1": 0.0,
|
||||
"idd4r1": 0.0,
|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
||||
"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
||||
"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
"ck_R_eq": 1e6,
|
||||
"ck_dyn_E": 1e-12,
|
||||
|
||||
"ca_termination": true,
|
||||
"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_16B_LPDDR5-0533",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
||||
"RCD_L": 3,
|
||||
"RCD_S": 3,
|
||||
"PPD": 2,
|
||||
"RPab": 3,
|
||||
"RPpb": 3,
|
||||
"RAS": 6,
|
||||
"RCab": 9,
|
||||
"RCpb": 8,
|
||||
"FAW": 3,
|
||||
"RRD": 2,
|
||||
"RL": 6,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 0,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 4,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 5,
|
||||
"WTR_L": 4,
|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
"REFI": 520,
|
||||
"REFIpb": 65,
|
||||
"RFCab": 38,
|
||||
"RFCpb": 19,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 4,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 1,
|
||||
"pbR2pbR": 12,
|
||||
"tCK": 7519e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 4,
|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
||||
"WCKalwaysOn": false,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd1": 0.0,
|
||||
"idd01": 0.0,
|
||||
"idd2n1": 0.0,
|
||||
"idd3n1": 0.0,
|
||||
"idd4r1": 0.0,
|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
||||
"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
||||
"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
"ck_R_eq": 1e6,
|
||||
"ck_dyn_E": 1e-12,
|
||||
|
||||
"ca_termination": true,
|
||||
"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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"RCD_S": 5,
|
||||
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|
||||
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|
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"RPpb": 5,
|
||||
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|
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|
||||
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|
||||
"FAW": 6,
|
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"RRD": 2,
|
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|
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|
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|
||||
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|
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|
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"RPST": 0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
||||
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|
||||
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|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
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|
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|
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
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"idd4w2l": 0.0,
|
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"idd52l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"BL_n_max_32": 8,
|
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|
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|
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|
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|
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|
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|
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}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
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"idd4r2l": 0.0,
|
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|
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"idd52l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
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|
||||
|
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|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
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|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_16B_LPDDR5-2133",
|
||||
"memoryType": "LPDDR5",
|
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|
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"RCD_L": 10,
|
||||
"RCD_S": 10,
|
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|
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|
||||
"RPpb": 10,
|
||||
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|
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|
||||
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|
||||
"FAW": 11,
|
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|
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|
||||
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|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 0,
|
||||
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|
||||
"RPST": 0,
|
||||
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|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 19,
|
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|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
"REFI": 2083,
|
||||
"REFIpb": 260,
|
||||
"RFCab": 150,
|
||||
"RFCpb": 75,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 4,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 4,
|
||||
"pbR2pbR": 48,
|
||||
"tCK": 1876e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
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"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
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|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
||||
"WCKalwaysOn": false,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"mempowerspec": {
|
||||
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|
||||
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|
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|
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|
||||
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|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
||||
"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
||||
"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
"ck_R_eq": 1e6,
|
||||
"ck_dyn_E": 1e-12,
|
||||
|
||||
"ca_termination": true,
|
||||
"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_16B_LPDDR5-2750",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
||||
"RCD_L": 13,
|
||||
"RCD_S": 13,
|
||||
"PPD": 2,
|
||||
"RPab": 15,
|
||||
"RPpb": 13,
|
||||
"RAS": 29,
|
||||
"RCab": 44,
|
||||
"RCpb": 42,
|
||||
"FAW": 14,
|
||||
"RRD": 4,
|
||||
"RL": 16,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 2,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 8,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 24,
|
||||
"WTR_L": 9,
|
||||
"WTR_S": 5,
|
||||
"CCDMW": 16,
|
||||
"REFI": 2688,
|
||||
"REFIpb": 335,
|
||||
"RFCab": 193,
|
||||
"RFCpb": 97,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 4,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 6,
|
||||
"pbR2pbR": 62,
|
||||
"tCK": 1453e-12
|
||||
}
|
||||
}
|
||||
}
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@@ -1,133 +0,0 @@
|
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|
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|
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|
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}
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@@ -1,133 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
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|
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"idd4r2l": 0.0,
|
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"idd4w2l": 0.0,
|
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|
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|
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|
||||
|
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|
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|
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|
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|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
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|
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|
||||
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|
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},
|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
"RRD": 2,
|
||||
"RL": 4,
|
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"WCK2CK": 0,
|
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|
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|
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|
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"RPST": 0,
|
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|
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"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 5,
|
||||
"WTR_L": 4,
|
||||
"WTR_S": 4,
|
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|
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|
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|
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"RFCab": 38,
|
||||
"RFCpb": 19,
|
||||
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|
||||
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|
||||
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|
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|
||||
"BL_n_max_16": 2,
|
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|
||||
"BL_n_S_16": 2,
|
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"BL_n_min_32": 4,
|
||||
"BL_n_max_32": 4,
|
||||
"BL_n_L_32": 4,
|
||||
"BL_n_S_32": 4,
|
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|
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|
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|
||||
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|
||||
}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
||||
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|
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|
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|
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|
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|
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"idd6ds1": 0.0,
|
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"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
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"vdd2h": 0.0,
|
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|
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|
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|
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@@ -1,133 +0,0 @@
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"FAW": 6,
|
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"RRD": 2,
|
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|
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|
||||
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|
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|
||||
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|
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"RPST": 0,
|
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"WL": 4,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
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|
||||
"BL_n_max_16": 2,
|
||||
"BL_n_L_16": 2,
|
||||
"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 4,
|
||||
"BL_n_max_32": 4,
|
||||
"BL_n_L_32": 4,
|
||||
"BL_n_S_32": 4,
|
||||
"pbR2act": 3,
|
||||
"pbR2pbR": 32,
|
||||
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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"nbrOfRanks": 1,
|
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|
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|
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|
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|
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|
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|
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|
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"idd4w1": 0.0,
|
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"idd51": 0.0,
|
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"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
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"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
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"idd62h": 0.0,
|
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"idd6ds2h": 0.0,
|
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|
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|
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|
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|
||||
"idd2n2l": 0.0,
|
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|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
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"idd52l": 0.0,
|
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|
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|
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|
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|
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"idd3p2l": 0.0,
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|
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|
||||
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|
||||
},
|
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|
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||||
},
|
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|
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|
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|
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|
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|
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"rdq_R_eq": 1e6,
|
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"rdq_dyn_E": 1e-12,
|
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|
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"wdq_R_eq": 1e6,
|
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"wdq_dyn_E": 1e-12,
|
||||
|
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"wck_termination": true,
|
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"wck_R_eq": 1e6,
|
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"wck_dyn_E": 1e-12,
|
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"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
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|
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|
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|
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|
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|
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|
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|
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"RPpb": 8,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
"BL_n_max_32": 4,
|
||||
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|
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|
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|
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|
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|
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|
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}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd4w2h": 0.0,
|
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|
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|
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|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
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"idd4w2l": 0.0,
|
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|
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"idd5pb2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
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|
||||
|
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|
||||
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|
||||
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|
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|
||||
"wdq_R_eq": 1e6,
|
||||
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|
||||
|
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|
||||
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|
||||
"wck_dyn_E": 1e-12,
|
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|
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|
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|
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|
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"memoryId": "JEDEC_1Gbx16_8B_LPDDR5-1067",
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
"BL_n_max_16": 8,
|
||||
"BL_n_L_16": 8,
|
||||
"BL_n_S_16": 8,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 3,
|
||||
"pbR2pbR": 24,
|
||||
"tCK": 3745e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
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"memspec": {
|
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"memarchitecturespec": {
|
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|
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|
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|
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"nbrOfBanks": 8,
|
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"nbrOfColumns": 2048,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
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|
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"per2BankOffset": 8,
|
||||
"WCKalwaysOn": false,
|
||||
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|
||||
},
|
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|
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|
||||
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|
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|
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|
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|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
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"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
||||
"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
"ck_R_eq": 1e6,
|
||||
"ck_dyn_E": 1e-12,
|
||||
|
||||
"ca_termination": true,
|
||||
"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_8B_LPDDR5-1600",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
||||
"RCD_L": 8,
|
||||
"RCD_S": 8,
|
||||
"PPD": 2,
|
||||
"RPab": 9,
|
||||
"RPpb": 8,
|
||||
"RAS": 17,
|
||||
"RCab": 26,
|
||||
"RCpb": 24,
|
||||
"FAW": 16,
|
||||
"RRD": 4,
|
||||
"RL": 10,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 0,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 6,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 14,
|
||||
"WTR_L": 5,
|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
"REFI": 1562,
|
||||
"REFIpb": 195,
|
||||
"RFCab": 112,
|
||||
"RFCpb": 56,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 8,
|
||||
"BL_n_max_16": 8,
|
||||
"BL_n_L_16": 8,
|
||||
"BL_n_S_16": 8,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 4,
|
||||
"pbR2pbR": 36,
|
||||
"tCK": 2500e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
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"idd3n2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"BL_n_max_32": 8,
|
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|
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|
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|
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|
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|
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|
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}
|
||||
}
|
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@@ -1,131 +0,0 @@
|
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{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
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"idd2p2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
},
|
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|
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|
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|
||||
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|
||||
|
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|
||||
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|
||||
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|
||||
|
||||
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|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_8B_LPDDR5-3200",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
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"RCD_L": 15,
|
||||
"RCD_S": 15,
|
||||
"PPD": 2,
|
||||
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|
||||
"RPpb": 15,
|
||||
"RAS": 34,
|
||||
"RCab": 51,
|
||||
"RCpb": 48,
|
||||
"FAW": 32,
|
||||
"RRD": 8,
|
||||
"RL": 18,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 2,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 10,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 28,
|
||||
"WTR_L": 10,
|
||||
"WTR_S": 5,
|
||||
"CCDMW": 16,
|
||||
"REFI": 3124,
|
||||
"REFIpb": 390,
|
||||
"RFCab": 224,
|
||||
"RFCpb": 112,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 8,
|
||||
"BL_n_max_16": 8,
|
||||
"BL_n_L_16": 8,
|
||||
"BL_n_S_16": 8,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 8,
|
||||
"pbR2pbR": 72,
|
||||
"tCK": 1250e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 32,
|
||||
"dataRate": 8,
|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 8,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
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|
||||
"per2BankOffset": 8,
|
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|
||||
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|
||||
},
|
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|
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|
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|
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|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
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"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
||||
"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
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"idd52h": 0.0,
|
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|
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|
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"idd4w2l": 0.0,
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"BL_n_max_32": 4,
|
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|
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|
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|
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|
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|
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|
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}
|
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}
|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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"idd6ds2h": 0.0,
|
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"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
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"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
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|
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|
||||
"idd52l": 0.0,
|
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|
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"idd62l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
|
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"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
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"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
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|
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},
|
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|
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|
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|
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|
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|
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|
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"RCab": 38,
|
||||
"RCpb": 36,
|
||||
"FAW": 24,
|
||||
"RRD": 6,
|
||||
"RL": 13,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 3,
|
||||
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|
||||
"RPST": 0,
|
||||
"WL": 7,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
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|
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|
||||
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|
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|
||||
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|
||||
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|
||||
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|
||||
"RFCpb": 84,
|
||||
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|
||||
"BL_n_min_16": 4,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 4,
|
||||
"BL_n_max_32": 4,
|
||||
"BL_n_L_32": 4,
|
||||
"BL_n_S_32": 4,
|
||||
"pbR2act": 6,
|
||||
"pbR2pbR": 54,
|
||||
"tCK": 1667e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
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"memarchitecturespec": {
|
||||
"burstLength": 32,
|
||||
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|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 8,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
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|
||||
"per2BankOffset": 8,
|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
||||
"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
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|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
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"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
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|
||||
},
|
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|
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|
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|
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|
||||
|
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|
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|
||||
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|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_8B_LPDDR5-5500",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
||||
"RCD_L": 13,
|
||||
"RCD_S": 13,
|
||||
"PPD": 2,
|
||||
"RPab": 15,
|
||||
"RPpb": 13,
|
||||
"RAS": 29,
|
||||
"RCab": 44,
|
||||
"RCpb": 42,
|
||||
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|
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|
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}
|
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}
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@@ -1,131 +0,0 @@
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
||||
"idd3p2h": 0.0,
|
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"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
||||
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|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
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|
||||
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|
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|
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|
||||
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|
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|
||||
"RPab": 10,
|
||||
"RPpb": 9,
|
||||
"RAS": 20,
|
||||
"RCab": 30,
|
||||
"RCpb": 28,
|
||||
"FAW": 10,
|
||||
"RRD": 3,
|
||||
"RL": 10,
|
||||
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|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
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|
||||
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|
||||
"BL_n_min_16": 2,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
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|
||||
"BL_n_min_32": 6,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 2,
|
||||
"pbR2act": 4,
|
||||
"pbR2pbR": 42,
|
||||
"tCK": 2141e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 8,
|
||||
"nbrOfBankGroups": 4,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
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"WCKalwaysOn": false,
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|
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|
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|
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|
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|
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|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
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|
||||
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|
||||
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
||||
"rdq_R_eq": 1e6,
|
||||
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|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_BG_LPDDR5-5500",
|
||||
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|
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|
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|
||||
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|
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|
||||
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|
||||
"RPpb": 13,
|
||||
"RAS": 29,
|
||||
"RCab": 44,
|
||||
"RCpb": 42,
|
||||
"FAW": 14,
|
||||
"RRD": 4,
|
||||
"RL": 15,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 4,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 8,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 24,
|
||||
"WTR_L": 9,
|
||||
"WTR_S": 5,
|
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 2,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 6,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 2,
|
||||
"pbR2act": 6,
|
||||
"pbR2pbR": 62,
|
||||
"tCK": 1453e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 8,
|
||||
"nbrOfBankGroups": 4,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
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|
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"per2BankOffset": 8,
|
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|
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|
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},
|
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|
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|
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|
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|
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"idd5pb1": 0.0,
|
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"idd61": 0.0,
|
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"idd6ds1": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
||||
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|
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|
||||
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|
||||
"idd2n2l": 0.0,
|
||||
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|
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|
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|
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|
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|
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|
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"iBeta_vdd2l": 0.0
|
||||
},
|
||||
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|
||||
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|
||||
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|
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|
||||
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|
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|
||||
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|
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|
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|
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|
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|
||||
|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
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|
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|
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|
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|
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},
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"RPST": 0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
"BL_n_min_32": 6,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 2,
|
||||
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|
||||
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|
||||
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd4w1": 1e-3,
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|
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|
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|
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|
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|
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|
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|
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"idd62h": 1e-3,
|
||||
"idd6ds2h": 1e-3,
|
||||
"idd2p2h": 1e-3,
|
||||
"idd3p2h": 1e-3,
|
||||
"vdd2l": 1.2,
|
||||
"idd02l": 1e-3,
|
||||
"idd2n2l": 1e-3,
|
||||
"idd3n2l": 1e-3,
|
||||
"idd4r2l": 1e-3,
|
||||
"idd4w2l": 1e-3,
|
||||
"idd52l": 1e-3,
|
||||
"idd5pb2l": 1e-3,
|
||||
"idd62l": 1e-3,
|
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"idd6ds2l": 1e-3,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
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|
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|
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|
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|
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|
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"rdqs_dyn_E": 1e-12
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
||||
}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd4w2h": 0.0,
|
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|
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|
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"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
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|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
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|
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|
||||
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|
||||
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|
||||
|
||||
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|
||||
"wck_R_eq": 1e6,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"WPST": 0,
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 6,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 2,
|
||||
"pbR2act": 4,
|
||||
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|
||||
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
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|
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|
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|
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|
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|
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|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
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|
||||
"nbrOfChannels": 1,
|
||||
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|
||||
"per2BankOffset": 8,
|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
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"vdd2h": 0.0,
|
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"idd02h": 0.0,
|
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"idd2n2h": 0.0,
|
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"idd3n2h": 0.0,
|
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|
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|
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|
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|
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|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
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"idd3p2l": 0.0,
|
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"vddq": 0.0,
|
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"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
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"iBeta_vdd2l": 0.0
|
||||
},
|
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|
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"factRho": 1
|
||||
},
|
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|
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|
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|
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|
||||
|
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|
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"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_1Gbx16_BG_LPDDR5X-4267",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
||||
"RCD_L": 10,
|
||||
"RCD_S": 5,
|
||||
"PPD": 2,
|
||||
"RPab": 12,
|
||||
"RPpb": 10,
|
||||
"RAS": 23,
|
||||
"RCab": 34,
|
||||
"RCpb": 32,
|
||||
"FAW": 8,
|
||||
"RRD": 2,
|
||||
"RL": 12,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 2,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 6,
|
||||
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@@ -1,133 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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"idd02l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
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"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
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|
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"idd62l": 0.0,
|
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|
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|
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|
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|
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|
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|
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"iBeta_vdd2l": 0.0
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
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|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
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|
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},
|
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|
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|
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|
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|
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|
||||
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|
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|
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|
||||
"RCpb": 46,
|
||||
"FAW": 12,
|
||||
"RRD": 3,
|
||||
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|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
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|
||||
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|
||||
"RPST": 0,
|
||||
"WL": 9,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
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|
||||
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|
||||
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|
||||
"CCDMW": 16,
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
"RFMab": 211,
|
||||
"RFMpb": 106,
|
||||
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|
||||
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|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 6,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 2,
|
||||
"pbR2act": 6,
|
||||
"pbR2pbR": 68,
|
||||
"tCK": 1333e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 8,
|
||||
"nbrOfBankGroups": 4,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 65536,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
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|
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|
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|
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|
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|
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"BL_n_max_32": 8,
|
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|
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@@ -1,133 +0,0 @@
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|
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|
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|
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|
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|
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|
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|
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|
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|
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@@ -1,133 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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"idd4w2h": 0.0,
|
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|
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|
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"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
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"idd6ds2l": 0.0,
|
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|
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"idd3p2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
|
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|
||||
"rdq_R_eq": 1e6,
|
||||
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|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
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|
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},
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
"FAW": 16,
|
||||
"RRD": 4,
|
||||
"RL": 23,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 6,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 12,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 37,
|
||||
"WTR_L": 13,
|
||||
"WTR_S": 7,
|
||||
"CCDMW": 16,
|
||||
"REFI": 4165,
|
||||
"REFIpb": 520,
|
||||
"RFCab": 299,
|
||||
"RFCpb": 150,
|
||||
"RFMab": 299,
|
||||
"RFMpb": 150,
|
||||
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|
||||
"BL_n_min_16": 2,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 6,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 2,
|
||||
"pbR2act": 8,
|
||||
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|
||||
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"RAAIMT" : 16,
|
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"RAAMMT" : 96,
|
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"RAADEC" : 16,
|
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"maxBurstLength": 16
|
||||
},
|
||||
"memoryId": "JEDEC_2x8x2Gbx4_DDR5-3200A",
|
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"memoryType": "DDR5",
|
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"memtimingspec": {
|
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"RCD": 22,
|
||||
"PPD": 2,
|
||||
"RP": 22,
|
||||
"RAS": 52,
|
||||
"RL": 22,
|
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"RTP": 12,
|
||||
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|
||||
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|
||||
"RDDQS": 0,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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"RRD_L_slr": 8,
|
||||
"RRD_S_slr": 8,
|
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"RRD_dlr": 0,
|
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|
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|
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|
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|
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|
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|
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"ipp3n": 1.0e-3,
|
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"ipp4r": 1.0e-3,
|
||||
"ipp4w": 1.0e-3,
|
||||
"ipp5c": 1.0e-3,
|
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"ipp6n": 1.0e-3,
|
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|
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|
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|
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|
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|
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@@ -1,141 +0,0 @@
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|
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|
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|
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|
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|
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"CPDED": 9,
|
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|
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"XP": 14,
|
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"ACTPDEN": 2,
|
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|
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|
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|
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|
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|
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"idd2p": 0.0,
|
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"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
"iBeta_vpp": 0.0
|
||||
},
|
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|
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|
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|
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|
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|
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|
||||
|
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|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wdqs_termination": true,
|
||||
"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"dataratespec": {
|
||||
"ca_bus_rate": 2,
|
||||
"dq_bus_rate": 2,
|
||||
"dqs_bus_rate": 2
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
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"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 2,
|
||||
"nbrOfBankGroups": 8,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDIMMRanks": 1,
|
||||
"nbrOfPhysicalRanks": 1,
|
||||
"nbrOfLogicalRanks": 1,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 8,
|
||||
"nbrOfDevices": 4,
|
||||
"nbrOfChannels": 2,
|
||||
"cmdMode": 1,
|
||||
"RefMode": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"memoryId": "JEDEC_2x4x1Gbx8_DDR5-4000A",
|
||||
"memoryType": "DDR5",
|
||||
"memtimingspec": {
|
||||
"RCD": 28,
|
||||
"PPD": 2,
|
||||
"RP": 28,
|
||||
"RAS": 64,
|
||||
"RL": 28,
|
||||
"RTP": 15,
|
||||
"RPRE": 1,
|
||||
"RPST": 0,
|
||||
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|
||||
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|
||||
"WPRE": 2,
|
||||
"WPST": 0,
|
||||
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|
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|
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|
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|
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|
||||
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|
||||
"CCD_S_slr": 8,
|
||||
"CCD_S_WR_slr": 8,
|
||||
"CCD_dlr": 0,
|
||||
"CCD_WR_dlr": 0,
|
||||
"CCD_WR_dpr": 0,
|
||||
"RRD_L_slr": 10,
|
||||
"RRD_S_slr": 8,
|
||||
"RRD_dlr": 0,
|
||||
"FAW_slr": 32,
|
||||
"FAW_dlr": 0,
|
||||
"WTR_L": 20,
|
||||
"WTR_M": 20,
|
||||
"WTR_S": 5,
|
||||
"RFC1_slr": 390,
|
||||
"RFC2_slr": 260,
|
||||
"RFC1_dlr": 0,
|
||||
"RFC2_dlr": 0,
|
||||
"RFC1_dpr": 0,
|
||||
"RFC2_dpr": 0,
|
||||
"RFCsb_slr": 230,
|
||||
"RFCsb_dlr": 0,
|
||||
"REFI1": 7800,
|
||||
"REFI2": 3900,
|
||||
"REFISB": 1950,
|
||||
"REFSBRD_slr": 60,
|
||||
"REFSBRD_dlr": 0,
|
||||
"RTRS": 2,
|
||||
"CPDED": 10,
|
||||
"PD": 15,
|
||||
"XP": 15,
|
||||
"ACTPDEN": 2,
|
||||
"PRPDEN": 2,
|
||||
"REFPDEN": 2,
|
||||
"tCK": 500e-12
|
||||
},
|
||||
"mempowerspec": {
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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@@ -1,141 +0,0 @@
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|
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"ipp3n": 0.0,
|
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"ipp4r": 0.0,
|
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"ipp4w": 0.0,
|
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"ipp5c": 0.0,
|
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"ipp6n": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd2p": 0.0,
|
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"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
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"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
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"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
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"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
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|
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"iBeta_vdd": 0.0,
|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
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"wdq_dyn_E": 1e-12,
|
||||
|
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"wdqs_termination": true,
|
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"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
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|
||||
},
|
||||
"dataratespec": {
|
||||
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|
||||
"dq_bus_rate": 2,
|
||||
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|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 2,
|
||||
"nbrOfBankGroups": 8,
|
||||
"nbrOfBanks": 16,
|
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"nbrOfColumns": 1024,
|
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|
||||
"nbrOfDIMMRanks": 1,
|
||||
"nbrOfPhysicalRanks": 1,
|
||||
"nbrOfLogicalRanks": 1,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 8,
|
||||
"nbrOfDevices": 4,
|
||||
"nbrOfChannels": 2,
|
||||
"cmdMode": 1,
|
||||
"RefMode": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
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|
||||
},
|
||||
"memoryId": "JEDEC_2x4x1Gbx8_DDR5-5200A",
|
||||
"memoryType": "DDR5",
|
||||
"memtimingspec": {
|
||||
"RCD": 38,
|
||||
"PPD": 2,
|
||||
"RP": 38,
|
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|
||||
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|
||||
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|
||||
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|
||||
"RPST": 0,
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
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|
||||
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|
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|
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|
||||
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|
||||
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|
||||
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|
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|
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|
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|
||||
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|
||||
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|
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|
||||
"FAW_slr": 32,
|
||||
"FAW_dlr": 0,
|
||||
"WTR_L": 26,
|
||||
"WTR_M": 26,
|
||||
"WTR_S": 7,
|
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|
||||
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|
||||
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|
||||
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|
||||
"RFC1_dpr": 0,
|
||||
"RFC2_dpr": 0,
|
||||
"RFCsb_slr": 299,
|
||||
"RFCsb_dlr": 0,
|
||||
"REFI1": 10140,
|
||||
"REFI2": 5070,
|
||||
"REFISB": 2535,
|
||||
"REFSBRD_slr": 78,
|
||||
"REFSBRD_dlr": 0,
|
||||
"RTRS": 2,
|
||||
"CPDED": 13,
|
||||
"PD": 20,
|
||||
"XP": 20,
|
||||
"ACTPDEN": 2,
|
||||
"PRPDEN": 2,
|
||||
"REFPDEN": 2,
|
||||
"tCK": 385e-12
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd": 0.0,
|
||||
"idd0": 0.0,
|
||||
"idd2n": 0.0,
|
||||
"idd3n": 0.0,
|
||||
"idd4r": 0.0,
|
||||
"idd4w": 0.0,
|
||||
"idd5c": 0.0,
|
||||
"idd6n": 0.0,
|
||||
"idd2p": 0.0,
|
||||
"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
"iBeta_vpp": 0.0
|
||||
},
|
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"memimpedancespec": {
|
||||
"ck_termination": true,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
},
|
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|
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|
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|
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|
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},
|
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|
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|
||||
}
|
||||
}
|
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}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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"nbrOfColumns": 1024,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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},
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
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"ipp2p": 0.0,
|
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"ipp3p": 0.0,
|
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"idd5b": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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"wdqs_R_eq": 1e6,
|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
}
|
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}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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"idd3n": 0.0,
|
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|
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"idd4w": 0.0,
|
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|
||||
"idd6n": 0.0,
|
||||
"idd2p": 0.0,
|
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"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
"iBeta_vpp": 0.0
|
||||
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wdqs_termination": true,
|
||||
"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"dataratespec": {
|
||||
"ca_bus_rate": 2,
|
||||
"dq_bus_rate": 2,
|
||||
"dqs_bus_rate": 2
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 2,
|
||||
"nbrOfBankGroups": 8,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDIMMRanks": 1,
|
||||
"nbrOfPhysicalRanks": 1,
|
||||
"nbrOfLogicalRanks": 1,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 8,
|
||||
"nbrOfDevices": 4,
|
||||
"nbrOfChannels": 2,
|
||||
"cmdMode": 1,
|
||||
"RefMode": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"memoryId": "JEDEC_2x4x1Gbx8_DDR5-6400A",
|
||||
"memoryType": "DDR5",
|
||||
"memtimingspec": {
|
||||
"RCD": 46,
|
||||
"PPD": 2,
|
||||
"RP": 46,
|
||||
"RAS": 103,
|
||||
"RL": 46,
|
||||
"RTP": 24,
|
||||
"RPRE": 1,
|
||||
"RPST": 0,
|
||||
"RDDQS": 0,
|
||||
"WL": 44,
|
||||
"WPRE": 2,
|
||||
"WPST": 0,
|
||||
"WR": 96,
|
||||
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|
||||
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|
||||
"CCD_L_WR2_slr": 32,
|
||||
"CCD_M_slr": 16,
|
||||
"CCD_M_WR_slr": 64,
|
||||
"CCD_S_slr": 8,
|
||||
"CCD_S_WR_slr": 8,
|
||||
"CCD_dlr": 0,
|
||||
"CCD_WR_dlr": 0,
|
||||
"CCD_WR_dpr": 0,
|
||||
"RRD_L_slr": 16,
|
||||
"RRD_S_slr": 8,
|
||||
"RRD_dlr": 0,
|
||||
"FAW_slr": 32,
|
||||
"FAW_dlr": 0,
|
||||
"WTR_L": 32,
|
||||
"WTR_M": 32,
|
||||
"WTR_S": 8,
|
||||
"RFC1_slr": 624,
|
||||
"RFC2_slr": 416,
|
||||
"RFC1_dlr": 0,
|
||||
"RFC2_dlr": 0,
|
||||
"RFC1_dpr": 0,
|
||||
"RFC2_dpr": 0,
|
||||
"RFCsb_slr": 368,
|
||||
"RFCsb_dlr": 0,
|
||||
"REFI1": 12480,
|
||||
"REFI2": 6240,
|
||||
"REFISB": 3120,
|
||||
"REFSBRD_slr": 96,
|
||||
"REFSBRD_dlr": 0,
|
||||
"RTRS": 2,
|
||||
"CPDED": 16,
|
||||
"PD": 24,
|
||||
"XP": 24,
|
||||
"ACTPDEN": 2,
|
||||
"PRPDEN": 2,
|
||||
"REFPDEN": 2,
|
||||
"tCK": 313e-12
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd": 0.0,
|
||||
"idd0": 0.0,
|
||||
"idd2n": 0.0,
|
||||
"idd3n": 0.0,
|
||||
"idd4r": 0.0,
|
||||
"idd4w": 0.0,
|
||||
"idd5c": 0.0,
|
||||
"idd6n": 0.0,
|
||||
"idd2p": 0.0,
|
||||
"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
"iBeta_vpp": 0.0
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
"ck_R_eq": 1e6,
|
||||
"ck_dyn_E": 1e-12,
|
||||
|
||||
"ca_termination": true,
|
||||
"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wdqs_termination": true,
|
||||
"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"dataratespec": {
|
||||
"ca_bus_rate": 2,
|
||||
"dq_bus_rate": 2,
|
||||
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|
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|
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|
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|
||||
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|
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}
|
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|
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@@ -1,141 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd3p": 1e-3,
|
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|
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|
||||
"ipp2n": 1e-3,
|
||||
"ipp3n": 1e-3,
|
||||
"ipp4r": 1e-3,
|
||||
"ipp4w": 1e-3,
|
||||
"ipp5c": 1e-3,
|
||||
"ipp6n": 1e-3,
|
||||
"ipp2p": 1e-3,
|
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"ipp3p": 1e-3,
|
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"idd5b": 1e-3,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
||||
@@ -1,141 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
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"idd5b": 0.0,
|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
||||
|
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|
||||
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|
||||
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|
||||
|
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|
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|
||||
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|
||||
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|
||||
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|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wdqs_termination": true,
|
||||
"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"dataratespec": {
|
||||
"ca_bus_rate": 2,
|
||||
"dq_bus_rate": 2,
|
||||
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|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 2,
|
||||
"nbrOfBankGroups": 8,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDIMMRanks": 1,
|
||||
"nbrOfPhysicalRanks": 1,
|
||||
"nbrOfLogicalRanks": 1,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 4,
|
||||
"nbrOfDevices": 8,
|
||||
"nbrOfChannels": 2,
|
||||
"cmdMode": 1,
|
||||
"RefMode": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"memoryId": "JEDEC_2x8x2Gbx4_DDR5-4000A",
|
||||
"memoryType": "DDR5",
|
||||
"memtimingspec": {
|
||||
"RCD": 28,
|
||||
"PPD": 2,
|
||||
"RP": 28,
|
||||
"RAS": 64,
|
||||
"RL": 28,
|
||||
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|
||||
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|
||||
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|
||||
"RDDQS": 0,
|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
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|
||||
"CCD_M_slr": 10,
|
||||
"CCD_M_WR_slr": 40,
|
||||
"CCD_S_slr": 8,
|
||||
"CCD_S_WR_slr": 8,
|
||||
"CCD_dlr": 0,
|
||||
"CCD_WR_dlr": 0,
|
||||
"CCD_WR_dpr": 0,
|
||||
"RRD_L_slr": 10,
|
||||
"RRD_S_slr": 8,
|
||||
"RRD_dlr": 0,
|
||||
"FAW_slr": 32,
|
||||
"FAW_dlr": 0,
|
||||
"WTR_L": 20,
|
||||
"WTR_M": 20,
|
||||
"WTR_S": 5,
|
||||
"RFC1_slr": 390,
|
||||
"RFC2_slr": 260,
|
||||
"RFC1_dlr": 0,
|
||||
"RFC2_dlr": 0,
|
||||
"RFC1_dpr": 0,
|
||||
"RFC2_dpr": 0,
|
||||
"RFCsb_slr": 230,
|
||||
"RFCsb_dlr": 0,
|
||||
"REFI1": 7800,
|
||||
"REFI2": 3900,
|
||||
"REFISB": 1950,
|
||||
"REFSBRD_slr": 60,
|
||||
"REFSBRD_dlr": 0,
|
||||
"RTRS": 2,
|
||||
"CPDED": 10,
|
||||
"PD": 15,
|
||||
"XP": 15,
|
||||
"ACTPDEN": 2,
|
||||
"PRPDEN": 2,
|
||||
"REFPDEN": 2,
|
||||
"tCK": 500e-12
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd": 0.0,
|
||||
"idd0": 0.0,
|
||||
"idd2n": 0.0,
|
||||
"idd3n": 0.0,
|
||||
"idd4r": 0.0,
|
||||
"idd4w": 0.0,
|
||||
"idd5c": 0.0,
|
||||
"idd6n": 0.0,
|
||||
"idd2p": 0.0,
|
||||
"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
"iBeta_vpp": 0.0
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
"ck_R_eq": 1e6,
|
||||
"ck_dyn_E": 1e-12,
|
||||
|
||||
"ca_termination": true,
|
||||
"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wdqs_termination": true,
|
||||
"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"dataratespec": {
|
||||
"ca_bus_rate": 2,
|
||||
"dq_bus_rate": 2,
|
||||
"dqs_bus_rate": 2
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 2,
|
||||
"nbrOfBankGroups": 8,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDIMMRanks": 1,
|
||||
"nbrOfPhysicalRanks": 1,
|
||||
"nbrOfLogicalRanks": 1,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 4,
|
||||
"nbrOfDevices": 8,
|
||||
"nbrOfChannels": 2,
|
||||
"cmdMode": 1,
|
||||
"RefMode": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
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"ipp2p": 0.0,
|
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"ipp3p": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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},
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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@@ -1,141 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"CCD_M_WR_slr": 48,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
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"ipp2p": 0.0,
|
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"ipp3p": 0.0,
|
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"idd5b": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,141 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"RRD_S_slr": 8,
|
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|
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"FAW_slr": 32,
|
||||
"FAW_dlr": 0,
|
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|
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"WTR_M": 26,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
"XP": 20,
|
||||
"ACTPDEN": 2,
|
||||
"PRPDEN": 2,
|
||||
"REFPDEN": 2,
|
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|
||||
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|
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|
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|
||||
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|
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|
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"idd3n": 0.0,
|
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|
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"idd4w": 0.0,
|
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"idd5c": 0.0,
|
||||
"idd6n": 0.0,
|
||||
"idd2p": 0.0,
|
||||
"idd3p": 0.0,
|
||||
"vpp": 0.0,
|
||||
"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
"iBeta_vpp": 0.0
|
||||
},
|
||||
"memimpedancespec": {
|
||||
"ck_termination": true,
|
||||
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|
||||
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|
||||
|
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|
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|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wdqs_termination": true,
|
||||
"wdqs_R_eq": 1e6,
|
||||
"wdqs_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"dataratespec": {
|
||||
"ca_bus_rate": 2,
|
||||
"dq_bus_rate": 2,
|
||||
"dqs_bus_rate": 2
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 2,
|
||||
"nbrOfBankGroups": 8,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDIMMRanks": 1,
|
||||
"nbrOfPhysicalRanks": 1,
|
||||
"nbrOfLogicalRanks": 1,
|
||||
"nbrOfRows": 65536,
|
||||
"width": 4,
|
||||
"nbrOfDevices": 8,
|
||||
"nbrOfChannels": 2,
|
||||
"cmdMode": 1,
|
||||
"RefMode": 1,
|
||||
"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"memoryId": "JEDEC_2x8x2Gbx4_DDR5-5600A",
|
||||
"memoryType": "DDR5",
|
||||
"memtimingspec": {
|
||||
"RCD": 40,
|
||||
"PPD": 2,
|
||||
"RP": 40,
|
||||
"RAS": 90,
|
||||
"RL": 40,
|
||||
"RTP": 21,
|
||||
"RPRE": 1,
|
||||
"RPST": 0,
|
||||
"RDDQS": 0,
|
||||
"WL": 38,
|
||||
"WPRE": 2,
|
||||
"WPST": 0,
|
||||
"WR": 84,
|
||||
"CCD_L_slr": 14,
|
||||
"CCD_L_WR_slr": 56,
|
||||
"CCD_L_WR2_slr": 28,
|
||||
"CCD_M_slr": 14,
|
||||
"CCD_M_WR_slr": 56,
|
||||
"CCD_S_slr": 8,
|
||||
"CCD_S_WR_slr": 8,
|
||||
"CCD_dlr": 0,
|
||||
"CCD_WR_dlr": 0,
|
||||
"CCD_WR_dpr": 0,
|
||||
"RRD_L_slr": 14,
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|
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"ipp3n": 0.0,
|
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"ipp4r": 0.0,
|
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"ipp4w": 0.0,
|
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"ipp5c": 0.0,
|
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|
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"ipp2p": 0.0,
|
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|
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|
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|
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|
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@@ -1,141 +0,0 @@
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|
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|
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|
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|
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|
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|
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|
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|
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"idd3p": 0.0,
|
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"vpp": 0.0,
|
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"ipp0": 0.0,
|
||||
"ipp2n": 0.0,
|
||||
"ipp3n": 0.0,
|
||||
"ipp4r": 0.0,
|
||||
"ipp4w": 0.0,
|
||||
"ipp5c": 0.0,
|
||||
"ipp6n": 0.0,
|
||||
"ipp2p": 0.0,
|
||||
"ipp3p": 0.0,
|
||||
"idd5b": 0.0,
|
||||
"idd5f": 0.0,
|
||||
"ipp5b": 0.0,
|
||||
"ipp5f": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd": 0.0,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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},
|
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"bankwisespec": {
|
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"factRho": 1
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,141 +0,0 @@
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"RefMode": 1,
|
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"RAAIMT" : 16,
|
||||
"RAAMMT" : 96,
|
||||
"RAADEC" : 16,
|
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|
||||
},
|
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"memoryId": "JEDEC_2x8x8x8Gbx4_DDR5-3200A_4bit",
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"CCD_dlr": 8,
|
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|
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|
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|
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|
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"RFCsb_slr": 184,
|
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"RFCsb_dlr": 62,
|
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"REFI1": 6240,
|
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"REFI2": 3120,
|
||||
"REFISB": 1560,
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||||
"REFSBRD_slr": 48,
|
||||
"REFSBRD_dlr": 24,
|
||||
"RTRS": 2,
|
||||
"CPDED": 8,
|
||||
"PD": 12,
|
||||
"XP": 12,
|
||||
"ACTPDEN": 2,
|
||||
"PRPDEN": 2,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
@@ -1,131 +0,0 @@
|
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|
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|
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|
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}
|
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|
||||
@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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"idd02l": 0.0,
|
||||
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|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 2,
|
||||
"pbR2pbR": 24,
|
||||
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
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|
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|
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|
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|
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|
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|
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"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 32768,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
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|
||||
"per2BankOffset": 8,
|
||||
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|
||||
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|
||||
},
|
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"mempowerspec": {
|
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|
||||
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|
||||
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|
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"idd3n1": 0.0,
|
||||
"idd4r1": 0.0,
|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
||||
"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
||||
"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
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|
||||
},
|
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"memimpedancespec": {
|
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"ck_termination": true,
|
||||
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|
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|
||||
|
||||
"ca_termination": true,
|
||||
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|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_512Mbx16_16B_LPDDR5-1600",
|
||||
"memoryType": "LPDDR5",
|
||||
"memtimingspec": {
|
||||
"RCD_L": 8,
|
||||
"RCD_S": 8,
|
||||
"PPD": 2,
|
||||
"RPab": 9,
|
||||
"RPpb": 8,
|
||||
"RAS": 17,
|
||||
"RCab": 26,
|
||||
"RCpb": 24,
|
||||
"FAW": 8,
|
||||
"RRD": 2,
|
||||
"RL": 10,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 0,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 6,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 14,
|
||||
"WTR_L": 5,
|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
"REFI": 1562,
|
||||
"REFIpb": 195,
|
||||
"RFCab": 84,
|
||||
"RFCpb": 48,
|
||||
"RTRS": 1,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"BL_n_max_32": 8,
|
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|
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|
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|
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|
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|
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}
|
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|
||||
@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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"idd4w2h": 0.0,
|
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"idd52h": 0.0,
|
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|
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"idd62h": 0.0,
|
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|
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|
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"idd3p2h": 0.0,
|
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"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
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|
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"idd52l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
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|
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|
||||
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|
||||
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|
||||
|
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|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
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"memoryId": "JEDEC_512Mbx16_16B_LPDDR5-2750",
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 6,
|
||||
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|
||||
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|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"per2BankOffset": 8,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd3n2h": 0.0,
|
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"idd4r2h": 0.0,
|
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"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
||||
"iBeta_vdd2l": 0.0
|
||||
},
|
||||
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|
||||
"factRho": 1.0
|
||||
},
|
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|
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|
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|
||||
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|
||||
|
||||
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|
||||
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|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_512Mbx16_16B_LPDDR5-3200",
|
||||
"memoryType": "LPDDR5",
|
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|
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|
||||
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|
||||
"PPD": 2,
|
||||
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|
||||
"RPpb": 15,
|
||||
"RAS": 34,
|
||||
"RCab": 51,
|
||||
"RCpb": 48,
|
||||
"FAW": 16,
|
||||
"RRD": 4,
|
||||
"RL": 18,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 2,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 10,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 28,
|
||||
"WTR_L": 10,
|
||||
"WTR_S": 5,
|
||||
"CCDMW": 16,
|
||||
"REFI": 3124,
|
||||
"REFIpb": 390,
|
||||
"RFCab": 168,
|
||||
"RFCpb": 96,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 4,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 6,
|
||||
"pbR2pbR": 72,
|
||||
"tCK": 1250e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 16,
|
||||
"dataRate": 4,
|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 16,
|
||||
"nbrOfColumns": 1024,
|
||||
"nbrOfRows": 32768,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
||||
"WCKalwaysOn": false,
|
||||
"maxBurstLength": 16
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd1": 0.0,
|
||||
"idd01": 0.0,
|
||||
"idd2n1": 0.0,
|
||||
"idd3n1": 0.0,
|
||||
"idd4r1": 0.0,
|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
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@@ -1,133 +0,0 @@
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|
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|
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|
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|
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"RPST": 0,
|
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|
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"WCK2DQI": 0,
|
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|
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|
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|
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|
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|
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"BL_n_max_16": 2,
|
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|
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"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 4,
|
||||
"BL_n_max_32": 4,
|
||||
"BL_n_L_32": 4,
|
||||
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|
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|
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|
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|
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|
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@@ -1,133 +0,0 @@
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
"BL_n_max_32": 4,
|
||||
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|
||||
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|
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|
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|
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|
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|
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}
|
||||
}
|
||||
@@ -1,133 +0,0 @@
|
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{
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
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|
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|
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"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
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"wck_termination": true,
|
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"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
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"rdqs_termination": true,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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@@ -1,133 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd62h": 0.0,
|
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"idd6ds2h": 0.0,
|
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"idd2p2h": 0.0,
|
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"idd3p2h": 0.0,
|
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"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
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|
||||
|
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|
||||
"rdq_R_eq": 1e6,
|
||||
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|
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|
||||
"wdq_R_eq": 1e6,
|
||||
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|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"FAW": 6,
|
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"RRD": 2,
|
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|
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|
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|
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|
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|
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"RPST": 0,
|
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|
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"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
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"WPST": 0,
|
||||
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
"RFMab": 84,
|
||||
"RFMpb": 48,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 2,
|
||||
"BL_n_max_16": 2,
|
||||
"BL_n_L_16": 2,
|
||||
"BL_n_S_16": 2,
|
||||
"BL_n_min_32": 4,
|
||||
"BL_n_max_32": 4,
|
||||
"BL_n_L_32": 4,
|
||||
"BL_n_S_32": 4,
|
||||
"pbR2act": 3,
|
||||
"pbR2pbR": 36,
|
||||
"tCK": 2500e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
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|
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|
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|
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|
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|
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|
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|
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|
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"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
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"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
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"idd3p1": 0.0,
|
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|
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|
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"idd2n2h": 0.0,
|
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"idd3n2h": 0.0,
|
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|
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"idd4w2h": 0.0,
|
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"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
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|
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|
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"iBeta_vdd2l": 0.0
|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
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|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_512Mbx16_8B_LPDDR5-0533",
|
||||
"memoryType": "LPDDR5",
|
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"memtimingspec": {
|
||||
"RCD_L": 3,
|
||||
"RCD_S": 3,
|
||||
"PPD": 2,
|
||||
"RPab": 3,
|
||||
"RPpb": 3,
|
||||
"RAS": 6,
|
||||
"RCab": 9,
|
||||
"RCpb": 8,
|
||||
"FAW": 6,
|
||||
"RRD": 2,
|
||||
"RL": 6,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 0,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 4,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 5,
|
||||
"WTR_L": 4,
|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
"REFI": 520,
|
||||
"REFIpb": 65,
|
||||
"RFCab": 28,
|
||||
"RFCpb": 16,
|
||||
"RTRS": 1,
|
||||
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|
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|
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|
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|
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}
|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
"BL_n_S_16": 8,
|
||||
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|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
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|
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|
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|
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|
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|
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}
|
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}
|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd3n2h": 0.0,
|
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|
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"idd4w2h": 0.0,
|
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|
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|
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"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
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|
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|
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|
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|
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|
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"iBeta_vdd2l": 0.0
|
||||
},
|
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|
||||
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|
||||
},
|
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|
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|
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|
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|
||||
|
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|
||||
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|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_512Mbx16_8B_LPDDR5-2133",
|
||||
"memoryType": "LPDDR5",
|
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"memtimingspec": {
|
||||
"RCD_L": 10,
|
||||
"RCD_S": 10,
|
||||
"PPD": 2,
|
||||
"RPab": 12,
|
||||
"RPpb": 10,
|
||||
"RAS": 23,
|
||||
"RCab": 34,
|
||||
"RCpb": 32,
|
||||
"FAW": 22,
|
||||
"RRD": 6,
|
||||
"RL": 12,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 0,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 8,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 19,
|
||||
"WTR_L": 7,
|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
"REFI": 2083,
|
||||
"REFIpb": 260,
|
||||
"RFCab": 112,
|
||||
"RFCpb": 64,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 8,
|
||||
"BL_n_max_16": 8,
|
||||
"BL_n_L_16": 8,
|
||||
"BL_n_S_16": 8,
|
||||
"BL_n_min_32": 8,
|
||||
"BL_n_max_32": 8,
|
||||
"BL_n_L_32": 8,
|
||||
"BL_n_S_32": 8,
|
||||
"pbR2act": 6,
|
||||
"pbR2pbR": 48,
|
||||
"tCK": 1876e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
||||
"memarchitecturespec": {
|
||||
"burstLength": 32,
|
||||
"dataRate": 4,
|
||||
"nbrOfBankGroups": 1,
|
||||
"nbrOfBanks": 8,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRows": 32768,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
||||
"WCKalwaysOn": false,
|
||||
"maxBurstLength": 32
|
||||
},
|
||||
"mempowerspec": {
|
||||
"vdd1": 0.0,
|
||||
"idd01": 0.0,
|
||||
"idd2n1": 0.0,
|
||||
"idd3n1": 0.0,
|
||||
"idd4r1": 0.0,
|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
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||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"WPST": 0,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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}
|
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|
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@@ -1,131 +0,0 @@
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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"idd6ds2h": 0.0,
|
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"idd2p2h": 0.0,
|
||||
"idd3p2h": 0.0,
|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
|
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|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
|
||||
"wck_dyn_E": 1e-12,
|
||||
"rdqs_termination": true,
|
||||
"rdqs_R_eq": 1e6,
|
||||
"rdqs_dyn_E": 1e-12
|
||||
},
|
||||
"memoryId": "JEDEC_512Mbx16_8B_LPDDR5-3733",
|
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|
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|
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|
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|
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|
||||
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|
||||
"RPpb": 9,
|
||||
"RAS": 20,
|
||||
"RCab": 30,
|
||||
"RCpb": 28,
|
||||
"FAW": 19,
|
||||
"RRD": 5,
|
||||
"RL": 10,
|
||||
"WCK2CK": 0,
|
||||
"WCK2DQO": 1,
|
||||
"RBTP": 2,
|
||||
"RPRE": 0,
|
||||
"RPST": 0,
|
||||
"WL": 6,
|
||||
"WCK2DQI": 0,
|
||||
"WPRE": 0,
|
||||
"WPST": 0,
|
||||
"WR": 16,
|
||||
"WTR_L": 6,
|
||||
"WTR_S": 4,
|
||||
"CCDMW": 16,
|
||||
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|
||||
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|
||||
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|
||||
"RFCpb": 56,
|
||||
"RTRS": 1,
|
||||
"BL_n_min_16": 4,
|
||||
"BL_n_max_16": 4,
|
||||
"BL_n_L_16": 4,
|
||||
"BL_n_S_16": 4,
|
||||
"BL_n_min_32": 4,
|
||||
"BL_n_max_32": 4,
|
||||
"BL_n_L_32": 4,
|
||||
"BL_n_S_32": 4,
|
||||
"pbR2act": 5,
|
||||
"pbR2pbR": 42,
|
||||
"tCK": 2141e-12
|
||||
}
|
||||
}
|
||||
}
|
||||
@@ -1,131 +0,0 @@
|
||||
{
|
||||
"memspec": {
|
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"memarchitecturespec": {
|
||||
"burstLength": 32,
|
||||
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|
||||
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|
||||
"nbrOfBanks": 8,
|
||||
"nbrOfColumns": 2048,
|
||||
"nbrOfRows": 32768,
|
||||
"nbrOfRanks": 1,
|
||||
"nbrOfDevices": 1,
|
||||
"nbrOfChannels": 1,
|
||||
"width": 16,
|
||||
"per2BankOffset": 8,
|
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|
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|
||||
},
|
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|
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|
||||
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|
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|
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"idd3n1": 0.0,
|
||||
"idd4r1": 0.0,
|
||||
"idd4w1": 0.0,
|
||||
"idd51": 0.0,
|
||||
"idd5pb1": 0.0,
|
||||
"idd61": 0.0,
|
||||
"idd6ds1": 0.0,
|
||||
"idd2p1": 0.0,
|
||||
"idd3p1": 0.0,
|
||||
"vdd2h": 0.0,
|
||||
"idd02h": 0.0,
|
||||
"idd2n2h": 0.0,
|
||||
"idd3n2h": 0.0,
|
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"idd4r2h": 0.0,
|
||||
"idd4w2h": 0.0,
|
||||
"idd52h": 0.0,
|
||||
"idd5pb2h": 0.0,
|
||||
"idd62h": 0.0,
|
||||
"idd6ds2h": 0.0,
|
||||
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|
||||
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|
||||
"vdd2l": 0.0,
|
||||
"idd02l": 0.0,
|
||||
"idd2n2l": 0.0,
|
||||
"idd3n2l": 0.0,
|
||||
"idd4r2l": 0.0,
|
||||
"idd4w2l": 0.0,
|
||||
"idd52l": 0.0,
|
||||
"idd5pb2l": 0.0,
|
||||
"idd62l": 0.0,
|
||||
"idd6ds2l": 0.0,
|
||||
"idd2p2l": 0.0,
|
||||
"idd3p2l": 0.0,
|
||||
"vddq": 0.0,
|
||||
"iBeta_vdd1": 0.0,
|
||||
"iBeta_vdd2h": 0.0,
|
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"iBeta_vdd2l": 0.0
|
||||
},
|
||||
"bankwisespec": {
|
||||
"factRho": 1.0
|
||||
},
|
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|
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|
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|
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|
||||
|
||||
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|
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"ca_R_eq": 1e6,
|
||||
"ca_dyn_E": 1e-12,
|
||||
|
||||
"rdq_termination": true,
|
||||
"rdq_R_eq": 1e6,
|
||||
"rdq_dyn_E": 1e-12,
|
||||
"wdq_termination": true,
|
||||
"wdq_R_eq": 1e6,
|
||||
"wdq_dyn_E": 1e-12,
|
||||
|
||||
"wck_termination": true,
|
||||
"wck_R_eq": 1e6,
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"wck_dyn_E": 1e-12,
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"rdqs_termination": true,
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"rdqs_R_eq": 1e6,
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"rdqs_dyn_E": 1e-12
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"memoryId": "JEDEC_512Mbx16_8B_LPDDR5-4267",
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"memoryType": "LPDDR5",
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|
||||
}
|
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}
|
||||
}
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